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You searched for subject:(VHDL Linguagem descritiva de hardware ). Showing records 1 – 30 of 355449 total matches.

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1. Daniela Cristina Cascini Peixoto. LACCES: uma ferramenta para descrição da arquitetura de sistemas embutidos.

Degree: 2004, Universidade Federal de Minas Gerais

Sistemas embutidos complexos não podem mais ser projetados sem alguma consideração da interação entre os domínios de hardware e de software. As linguagens de descrição… (more)

Subjects/Keywords: Computação Teses.; Software \xDesenvolvimento Teses.; VHDL (Linguagem descritiva de hardware) Teses.

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APA (6th Edition):

Peixoto, D. C. C. (2004). LACCES: uma ferramenta para descrição da arquitetura de sistemas embutidos. (Thesis). Universidade Federal de Minas Gerais. Retrieved from http://hdl.handle.net/1843/RVMR-65VKJ8

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Chicago Manual of Style (16th Edition):

Peixoto, Daniela Cristina Cascini. “LACCES: uma ferramenta para descrição da arquitetura de sistemas embutidos.” 2004. Thesis, Universidade Federal de Minas Gerais. Accessed September 27, 2020. http://hdl.handle.net/1843/RVMR-65VKJ8.

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MLA Handbook (7th Edition):

Peixoto, Daniela Cristina Cascini. “LACCES: uma ferramenta para descrição da arquitetura de sistemas embutidos.” 2004. Web. 27 Sep 2020.

Vancouver:

Peixoto DCC. LACCES: uma ferramenta para descrição da arquitetura de sistemas embutidos. [Internet] [Thesis]. Universidade Federal de Minas Gerais; 2004. [cited 2020 Sep 27]. Available from: http://hdl.handle.net/1843/RVMR-65VKJ8.

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Council of Science Editors:

Peixoto DCC. LACCES: uma ferramenta para descrição da arquitetura de sistemas embutidos. [Thesis]. Universidade Federal de Minas Gerais; 2004. Available from: http://hdl.handle.net/1843/RVMR-65VKJ8

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Universidade Estadual de Campinas

2. Centoducatte, Paulo Cesar, 1957-. Compressão do programas usando arvores de expressão.

Degree: 2000, Universidade Estadual de Campinas

 Abstract: Reducing program size has become an important goal in the design of modern embedded systems targeted to mass production. This problem has driven a… (more)

Subjects/Keywords: Arquitetura de computador; Circuitos integrados; VHDL (Linguagem descritiva de hardware)

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APA (6th Edition):

Centoducatte, Paulo Cesar, 1. (2000). Compressão do programas usando arvores de expressão. (Thesis). Universidade Estadual de Campinas. Retrieved from http://repositorio.unicamp.br/jspui/handle/REPOSIP/276502

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Chicago Manual of Style (16th Edition):

Centoducatte, Paulo Cesar, 1957-. “Compressão do programas usando arvores de expressão.” 2000. Thesis, Universidade Estadual de Campinas. Accessed September 27, 2020. http://repositorio.unicamp.br/jspui/handle/REPOSIP/276502.

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MLA Handbook (7th Edition):

Centoducatte, Paulo Cesar, 1957-. “Compressão do programas usando arvores de expressão.” 2000. Web. 27 Sep 2020.

Vancouver:

Centoducatte, Paulo Cesar 1. Compressão do programas usando arvores de expressão. [Internet] [Thesis]. Universidade Estadual de Campinas; 2000. [cited 2020 Sep 27]. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/276502.

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Council of Science Editors:

Centoducatte, Paulo Cesar 1. Compressão do programas usando arvores de expressão. [Thesis]. Universidade Estadual de Campinas; 2000. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/276502

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Universidade Estadual de Campinas

3. Dias, Mauricio Araujo. Um sistema criptografico para curvas elipticas sobre GF(2m) implementado em circuitos programaveis: A cryptosystem for elliptic curves over GF(2m) implemented in FPGAS.

Degree: 2007, Universidade Estadual de Campinas

 Abstract: This work proposes a cryptosystem for Elliptic Curve Cryptography (ECC). ECC has been used as an alternative to other public-key cryptosystems such as the… (more)

Subjects/Keywords: Criptografia; Circuitos digitais; Curvas elípticas; Hardware; Circuitos integrados; VHDL (Linguagem descritiva de hardware); Point doubling; Point addition; Combinatorial circuit; Cryptography; Elliptic curve; FPGA

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APA (6th Edition):

Dias, M. A. (2007). Um sistema criptografico para curvas elipticas sobre GF(2m) implementado em circuitos programaveis: A cryptosystem for elliptic curves over GF(2m) implemented in FPGAS. (Thesis). Universidade Estadual de Campinas. Retrieved from http://repositorio.unicamp.br/jspui/handle/REPOSIP/260923

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Chicago Manual of Style (16th Edition):

Dias, Mauricio Araujo. “Um sistema criptografico para curvas elipticas sobre GF(2m) implementado em circuitos programaveis: A cryptosystem for elliptic curves over GF(2m) implemented in FPGAS.” 2007. Thesis, Universidade Estadual de Campinas. Accessed September 27, 2020. http://repositorio.unicamp.br/jspui/handle/REPOSIP/260923.

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MLA Handbook (7th Edition):

Dias, Mauricio Araujo. “Um sistema criptografico para curvas elipticas sobre GF(2m) implementado em circuitos programaveis: A cryptosystem for elliptic curves over GF(2m) implemented in FPGAS.” 2007. Web. 27 Sep 2020.

Vancouver:

Dias MA. Um sistema criptografico para curvas elipticas sobre GF(2m) implementado em circuitos programaveis: A cryptosystem for elliptic curves over GF(2m) implemented in FPGAS. [Internet] [Thesis]. Universidade Estadual de Campinas; 2007. [cited 2020 Sep 27]. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/260923.

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Council of Science Editors:

Dias MA. Um sistema criptografico para curvas elipticas sobre GF(2m) implementado em circuitos programaveis: A cryptosystem for elliptic curves over GF(2m) implemented in FPGAS. [Thesis]. Universidade Estadual de Campinas; 2007. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/260923

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4. Gabriel Marchesan Almeida. Códigos corretores de erros em hardware para sistemas de telecomando e telemetria em aplicações espaciais.

Degree: Master, 2007, Pontifícia Universidade Católica do Rio Grande do Sul

 Esse trabalho apresenta uma pesquisa acadêmica no escopo de códigos corretores de erros empregados em sistemas espaciais. O principal objetivo desse trabalho contempla o projeto,… (more)

Subjects/Keywords: INFORMÁTICA; SISTEMAS ESPACIAIS; VHDL (LINGUAGEM DE PROGRAMAÇÃO); TELEMETRIA; CIENCIA DA COMPUTACAO

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APA (6th Edition):

Almeida, G. M. (2007). Códigos corretores de erros em hardware para sistemas de telecomando e telemetria em aplicações espaciais. (Masters Thesis). Pontifícia Universidade Católica do Rio Grande do Sul. Retrieved from http://tede.pucrs.br/tde_busca/arquivo.php?codArquivo=625 ;

Chicago Manual of Style (16th Edition):

Almeida, Gabriel Marchesan. “Códigos corretores de erros em hardware para sistemas de telecomando e telemetria em aplicações espaciais.” 2007. Masters Thesis, Pontifícia Universidade Católica do Rio Grande do Sul. Accessed September 27, 2020. http://tede.pucrs.br/tde_busca/arquivo.php?codArquivo=625 ;.

MLA Handbook (7th Edition):

Almeida, Gabriel Marchesan. “Códigos corretores de erros em hardware para sistemas de telecomando e telemetria em aplicações espaciais.” 2007. Web. 27 Sep 2020.

Vancouver:

Almeida GM. Códigos corretores de erros em hardware para sistemas de telecomando e telemetria em aplicações espaciais. [Internet] [Masters thesis]. Pontifícia Universidade Católica do Rio Grande do Sul; 2007. [cited 2020 Sep 27]. Available from: http://tede.pucrs.br/tde_busca/arquivo.php?codArquivo=625 ;.

Council of Science Editors:

Almeida GM. Códigos corretores de erros em hardware para sistemas de telecomando e telemetria em aplicações espaciais. [Masters Thesis]. Pontifícia Universidade Católica do Rio Grande do Sul; 2007. Available from: http://tede.pucrs.br/tde_busca/arquivo.php?codArquivo=625 ;

5. Carvalho, Mitsuyoshi Nishi de. Implementação de uma solução modular e portável das funções de controle do nível 2 do sistema de sinalização por canal comum número 7 utilizando dispositivos de lógica programável.

Degree: 2013, Universidade Federal do Amazonas

O Sistema de Sinalização por Canal Comum número 7 (SS7) é um dos mais importantes sistemas de sinalização utilizado em redes atuais de telecomunicações e… (more)

Subjects/Keywords: SS7 - Sistema de Sinalização por Canal Comum número 7; MTP2 - Message Transfer Part level 2; DL- Specification and Description Language; VHDL- Linguagem de descrição de hardware; Lógica programável; ENGENHARIAS: ENGENHARIA ELÉTRICA

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APA (6th Edition):

Carvalho, M. N. d. (2013). Implementação de uma solução modular e portável das funções de controle do nível 2 do sistema de sinalização por canal comum número 7 utilizando dispositivos de lógica programável. (Masters Thesis). Universidade Federal do Amazonas. Retrieved from http://tede.ufam.edu.br/handle/tede/5368

Chicago Manual of Style (16th Edition):

Carvalho, Mitsuyoshi Nishi de. “Implementação de uma solução modular e portável das funções de controle do nível 2 do sistema de sinalização por canal comum número 7 utilizando dispositivos de lógica programável.” 2013. Masters Thesis, Universidade Federal do Amazonas. Accessed September 27, 2020. http://tede.ufam.edu.br/handle/tede/5368.

MLA Handbook (7th Edition):

Carvalho, Mitsuyoshi Nishi de. “Implementação de uma solução modular e portável das funções de controle do nível 2 do sistema de sinalização por canal comum número 7 utilizando dispositivos de lógica programável.” 2013. Web. 27 Sep 2020.

Vancouver:

Carvalho MNd. Implementação de uma solução modular e portável das funções de controle do nível 2 do sistema de sinalização por canal comum número 7 utilizando dispositivos de lógica programável. [Internet] [Masters thesis]. Universidade Federal do Amazonas; 2013. [cited 2020 Sep 27]. Available from: http://tede.ufam.edu.br/handle/tede/5368.

Council of Science Editors:

Carvalho MNd. Implementação de uma solução modular e portável das funções de controle do nível 2 do sistema de sinalização por canal comum número 7 utilizando dispositivos de lógica programável. [Masters Thesis]. Universidade Federal do Amazonas; 2013. Available from: http://tede.ufam.edu.br/handle/tede/5368

6. Lopes, Joelmir José. Estudos e avaliações de compiladores para arquiteturas reconfiguráveis.

Degree: Mestrado, Ciências de Computação e Matemática Computacional, 2007, University of São Paulo

Com o aumento crescente das capacidades dos circuitos integrado e conseqüente complexidade das aplicações, em especial as embarcadas, um requisito tem se tornado fundamental no… (more)

Subjects/Keywords: Benchmark; Benchmarks; C language; Hardware design languages; Hardware reconfigurável; Linguagem C; Linguagens de descrição de hardware; Reconfigurable hardware

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APA (6th Edition):

Lopes, J. J. (2007). Estudos e avaliações de compiladores para arquiteturas reconfiguráveis. (Masters Thesis). University of São Paulo. Retrieved from http://www.teses.usp.br/teses/disponiveis/55/55134/tde-13092007-102252/ ;

Chicago Manual of Style (16th Edition):

Lopes, Joelmir José. “Estudos e avaliações de compiladores para arquiteturas reconfiguráveis.” 2007. Masters Thesis, University of São Paulo. Accessed September 27, 2020. http://www.teses.usp.br/teses/disponiveis/55/55134/tde-13092007-102252/ ;.

MLA Handbook (7th Edition):

Lopes, Joelmir José. “Estudos e avaliações de compiladores para arquiteturas reconfiguráveis.” 2007. Web. 27 Sep 2020.

Vancouver:

Lopes JJ. Estudos e avaliações de compiladores para arquiteturas reconfiguráveis. [Internet] [Masters thesis]. University of São Paulo; 2007. [cited 2020 Sep 27]. Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-13092007-102252/ ;.

Council of Science Editors:

Lopes JJ. Estudos e avaliações de compiladores para arquiteturas reconfiguráveis. [Masters Thesis]. University of São Paulo; 2007. Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-13092007-102252/ ;


Universidade do Rio Grande do Sul

7. Malaszkiewicz, Paula Fernanda. Conceptualização metafórica da anatomia em português : artérias, veias e nervos.

Degree: 2013, Universidade do Rio Grande do Sul

Anteriormente considerada apenas como uma ferramenta de retórica e uma figura literária, ligada à poesia e à literatura, a metáfora passou a ser estudada também… (more)

Subjects/Keywords: Conceptualisation métaphorique; Metáfora; Fraseologia; Indices de conceptualisation; Phraséologie; Conceptualismo; Indices; Estudos de tradução; Anatomia topografica; Anatomia descritiva; Lexicografia; Linguagem especializada

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APA (6th Edition):

Malaszkiewicz, P. F. (2013). Conceptualização metafórica da anatomia em português : artérias, veias e nervos. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/81367

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Chicago Manual of Style (16th Edition):

Malaszkiewicz, Paula Fernanda. “Conceptualização metafórica da anatomia em português : artérias, veias e nervos.” 2013. Thesis, Universidade do Rio Grande do Sul. Accessed September 27, 2020. http://hdl.handle.net/10183/81367.

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MLA Handbook (7th Edition):

Malaszkiewicz, Paula Fernanda. “Conceptualização metafórica da anatomia em português : artérias, veias e nervos.” 2013. Web. 27 Sep 2020.

Vancouver:

Malaszkiewicz PF. Conceptualização metafórica da anatomia em português : artérias, veias e nervos. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2013. [cited 2020 Sep 27]. Available from: http://hdl.handle.net/10183/81367.

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Council of Science Editors:

Malaszkiewicz PF. Conceptualização metafórica da anatomia em português : artérias, veias e nervos. [Thesis]. Universidade do Rio Grande do Sul; 2013. Available from: http://hdl.handle.net/10183/81367

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Universidade do Rio Grande do Sul

8. Silva, Jonas dos Santos. Implementação da compensação de movimento em vídeo entrelaçado no terminal de acesso do SBTVD.

Degree: 2013, Universidade do Rio Grande do Sul

Uma sequencia de vídeo pode ser adquirida de forma progressiva ou entrelaçada. No padrão de codificação de vídeo H.264/AVC os campos de uma imagem entrelaçada… (more)

Subjects/Keywords: H264/AVC; Televisão digital; Processamento de imagens; MBAFF; Hardware; Inter-frame prediction; Motion compensation; Samples processing; Weighted prediction; VHDL; Hardware

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APA (6th Edition):

Silva, J. d. S. (2013). Implementação da compensação de movimento em vídeo entrelaçado no terminal de acesso do SBTVD. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/96500

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Chicago Manual of Style (16th Edition):

Silva, Jonas dos Santos. “Implementação da compensação de movimento em vídeo entrelaçado no terminal de acesso do SBTVD.” 2013. Thesis, Universidade do Rio Grande do Sul. Accessed September 27, 2020. http://hdl.handle.net/10183/96500.

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MLA Handbook (7th Edition):

Silva, Jonas dos Santos. “Implementação da compensação de movimento em vídeo entrelaçado no terminal de acesso do SBTVD.” 2013. Web. 27 Sep 2020.

Vancouver:

Silva JdS. Implementação da compensação de movimento em vídeo entrelaçado no terminal de acesso do SBTVD. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2013. [cited 2020 Sep 27]. Available from: http://hdl.handle.net/10183/96500.

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Council of Science Editors:

Silva JdS. Implementação da compensação de movimento em vídeo entrelaçado no terminal de acesso do SBTVD. [Thesis]. Universidade do Rio Grande do Sul; 2013. Available from: http://hdl.handle.net/10183/96500

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9. Diego Pinto dos Santos. Sincronismo de tempo e frequência em receptores OFDM.

Degree: Master, 2012, Pontifícia Universidade Católica do Rio Grande do Sul

Este trabalho propõe uma nova implementação do sistema de sincronismo de tempo e frequência para receptores OFDM (Orthogonal Frequency Division Multiplexing). A técnica OFDM e… (more)

Subjects/Keywords: ENGENHARIA ELÉTRICA; TELECOMUNICAÇÕES; TELEVISÃO DIGITAL (ENGENHARIA ELETRÔNICA); FPGA; VHDL (LINGUAGEM DE PROGRAMAÇÃO); ENGENHARIAS

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APA (6th Edition):

Santos, D. P. d. (2012). Sincronismo de tempo e frequência em receptores OFDM. (Masters Thesis). Pontifícia Universidade Católica do Rio Grande do Sul. Retrieved from http://tede.pucrs.br/tde_busca/arquivo.php?codArquivo=4199 ;

Chicago Manual of Style (16th Edition):

Santos, Diego Pinto dos. “Sincronismo de tempo e frequência em receptores OFDM.” 2012. Masters Thesis, Pontifícia Universidade Católica do Rio Grande do Sul. Accessed September 27, 2020. http://tede.pucrs.br/tde_busca/arquivo.php?codArquivo=4199 ;.

MLA Handbook (7th Edition):

Santos, Diego Pinto dos. “Sincronismo de tempo e frequência em receptores OFDM.” 2012. Web. 27 Sep 2020.

Vancouver:

Santos DPd. Sincronismo de tempo e frequência em receptores OFDM. [Internet] [Masters thesis]. Pontifícia Universidade Católica do Rio Grande do Sul; 2012. [cited 2020 Sep 27]. Available from: http://tede.pucrs.br/tde_busca/arquivo.php?codArquivo=4199 ;.

Council of Science Editors:

Santos DPd. Sincronismo de tempo e frequência em receptores OFDM. [Masters Thesis]. Pontifícia Universidade Católica do Rio Grande do Sul; 2012. Available from: http://tede.pucrs.br/tde_busca/arquivo.php?codArquivo=4199 ;


Universidade do Porto

10. Machado, Ricardo Jorge dos Santos. Biblioteca de módulos Verilog para interface de FPGAs com periféricos I/O.

Degree: 2010, Universidade do Porto

Tese de mestrado integrado. Engenharia Electrotécnica e de Computadores (Telecomunicações). Universidade do Porto. Faculdade de Engenharia. 2010 Advisors/Committee Members: Mendonça, Hélio Mendes de Sousa, Universidade do Porto. Faculdade de Engenharia.

Subjects/Keywords: Verilog - linguagem de descrição de hardware; Plataformas FPGA

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APA (6th Edition):

Machado, R. J. d. S. (2010). Biblioteca de módulos Verilog para interface de FPGAs com periféricos I/O. (Thesis). Universidade do Porto. Retrieved from http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/65328

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Chicago Manual of Style (16th Edition):

Machado, Ricardo Jorge dos Santos. “Biblioteca de módulos Verilog para interface de FPGAs com periféricos I/O.” 2010. Thesis, Universidade do Porto. Accessed September 27, 2020. http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/65328.

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MLA Handbook (7th Edition):

Machado, Ricardo Jorge dos Santos. “Biblioteca de módulos Verilog para interface de FPGAs com periféricos I/O.” 2010. Web. 27 Sep 2020.

Vancouver:

Machado RJdS. Biblioteca de módulos Verilog para interface de FPGAs com periféricos I/O. [Internet] [Thesis]. Universidade do Porto; 2010. [cited 2020 Sep 27]. Available from: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/65328.

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Council of Science Editors:

Machado RJdS. Biblioteca de módulos Verilog para interface de FPGAs com periféricos I/O. [Thesis]. Universidade do Porto; 2010. Available from: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/65328

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11. Souza Júnior, Francisco de. Chipcflow - validação e implementação do modelo de partição e protocolo de comunicação no grafo a fluxo de dados dinâmico.

Degree: Mestrado, Ciências de Computação e Matemática Computacional, 2011, University of São Paulo

A ferramenta ChipCflow vem sendo desenvolvida nos últimos quatro anos, inicialmente a partir de um projeto de arquitetura a fluxo de dados dinâmico em hardware(more)

Subjects/Keywords: Computação reconfigurável; Dataflow; Fluxo de dados; FPGA; FPGA; Hardware description language; Hardware reconfigurável; Linguagem de descrição de hardware; Partial reconfiguration; Reconfigurable computing; Reconfigurable hardware; Reconfiguração parcial; Xilins; Xilinx

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APA (6th Edition):

Souza Júnior, F. d. (2011). Chipcflow - validação e implementação do modelo de partição e protocolo de comunicação no grafo a fluxo de dados dinâmico. (Masters Thesis). University of São Paulo. Retrieved from http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25022011-111903/ ;

Chicago Manual of Style (16th Edition):

Souza Júnior, Francisco de. “Chipcflow - validação e implementação do modelo de partição e protocolo de comunicação no grafo a fluxo de dados dinâmico.” 2011. Masters Thesis, University of São Paulo. Accessed September 27, 2020. http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25022011-111903/ ;.

MLA Handbook (7th Edition):

Souza Júnior, Francisco de. “Chipcflow - validação e implementação do modelo de partição e protocolo de comunicação no grafo a fluxo de dados dinâmico.” 2011. Web. 27 Sep 2020.

Vancouver:

Souza Júnior Fd. Chipcflow - validação e implementação do modelo de partição e protocolo de comunicação no grafo a fluxo de dados dinâmico. [Internet] [Masters thesis]. University of São Paulo; 2011. [cited 2020 Sep 27]. Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25022011-111903/ ;.

Council of Science Editors:

Souza Júnior Fd. Chipcflow - validação e implementação do modelo de partição e protocolo de comunicação no grafo a fluxo de dados dinâmico. [Masters Thesis]. University of São Paulo; 2011. Available from: http://www.teses.usp.br/teses/disponiveis/55/55134/tde-25022011-111903/ ;


Universidade do Porto

12. Duarte, André Filipe Caetano. Design of a digital controller for a 2MHz step down converter.

Degree: 2009, Universidade do Porto

Tese de mestrado integrado. Engenharia Electrotécnica e de Computadores (Major Telecomunicações). Faculdade de Engenharia. Universidade do Porto. 2009 Advisors/Committee Members: Araújo, Armando Luís Sousa, Oliveira, Pedro, Universidade do Porto. Faculdade de Engenharia.

Subjects/Keywords: Controlo de tensão; Controladores digitais; Verilog HDL - linguagem de descrição de hardware

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APA (6th Edition):

Duarte, A. F. C. (2009). Design of a digital controller for a 2MHz step down converter. (Thesis). Universidade do Porto. Retrieved from http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59620

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Chicago Manual of Style (16th Edition):

Duarte, André Filipe Caetano. “Design of a digital controller for a 2MHz step down converter.” 2009. Thesis, Universidade do Porto. Accessed September 27, 2020. http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59620.

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MLA Handbook (7th Edition):

Duarte, André Filipe Caetano. “Design of a digital controller for a 2MHz step down converter.” 2009. Web. 27 Sep 2020.

Vancouver:

Duarte AFC. Design of a digital controller for a 2MHz step down converter. [Internet] [Thesis]. Universidade do Porto; 2009. [cited 2020 Sep 27]. Available from: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59620.

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Council of Science Editors:

Duarte AFC. Design of a digital controller for a 2MHz step down converter. [Thesis]. Universidade do Porto; 2009. Available from: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59620

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Brno University of Technology

13. Kupka, David. Mapování algoritmů do technologie FPGA s využitím nástrojů vysokoúrovňové syntézy: Mapping of Algorithms to FPGA Using High-Level Synthesis Tools.

Degree: 2019, Brno University of Technology

 This thesis deals with ways to describe hardware. It presents the methods used in the synthesis of the description and then it compares on a… (more)

Subjects/Keywords: Vyskoúrovňová syntéza; VHDL; syntéza; popis hardware; srovnání; High-Level Synthesis; VHDL; synthesis; hardware description; comparsion

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APA (6th Edition):

Kupka, D. (2019). Mapování algoritmů do technologie FPGA s využitím nástrojů vysokoúrovňové syntézy: Mapping of Algorithms to FPGA Using High-Level Synthesis Tools. (Thesis). Brno University of Technology. Retrieved from http://hdl.handle.net/11012/55739

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Chicago Manual of Style (16th Edition):

Kupka, David. “Mapování algoritmů do technologie FPGA s využitím nástrojů vysokoúrovňové syntézy: Mapping of Algorithms to FPGA Using High-Level Synthesis Tools.” 2019. Thesis, Brno University of Technology. Accessed September 27, 2020. http://hdl.handle.net/11012/55739.

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MLA Handbook (7th Edition):

Kupka, David. “Mapování algoritmů do technologie FPGA s využitím nástrojů vysokoúrovňové syntézy: Mapping of Algorithms to FPGA Using High-Level Synthesis Tools.” 2019. Web. 27 Sep 2020.

Vancouver:

Kupka D. Mapování algoritmů do technologie FPGA s využitím nástrojů vysokoúrovňové syntézy: Mapping of Algorithms to FPGA Using High-Level Synthesis Tools. [Internet] [Thesis]. Brno University of Technology; 2019. [cited 2020 Sep 27]. Available from: http://hdl.handle.net/11012/55739.

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Council of Science Editors:

Kupka D. Mapování algoritmů do technologie FPGA s využitím nástrojů vysokoúrovňové syntézy: Mapping of Algorithms to FPGA Using High-Level Synthesis Tools. [Thesis]. Brno University of Technology; 2019. Available from: http://hdl.handle.net/11012/55739

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Instituto Tecnológico de Aeronáutica

14. Rivanaldo Sérgio Oliveira. Síntese de um processador para sistemas dedicados.

Degree: 1999, Instituto Tecnológico de Aeronáutica

 Atividades de pesquisa enfocando a síntese de sistemas dedicados ou de aplicação específica têm sido bastante intensa, motivada, entre outras causas pela diversidade de aplicações… (more)

Subjects/Keywords: Processamento de dados; Programas de sistemas de computadores; Hardware; Unidades aritméticas e lógicas; VHDL (linguagem de programação); Microprocessadores; Computação; Arquitetura (computadores); Sistemas de computadores embarcados; Projeto de sistemas de computadores; Instrução programada; Engenharia eletrônica

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APA (6th Edition):

Oliveira, R. S. (1999). Síntese de um processador para sistemas dedicados. (Thesis). Instituto Tecnológico de Aeronáutica. Retrieved from http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2641

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Chicago Manual of Style (16th Edition):

Oliveira, Rivanaldo Sérgio. “Síntese de um processador para sistemas dedicados.” 1999. Thesis, Instituto Tecnológico de Aeronáutica. Accessed September 27, 2020. http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2641.

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MLA Handbook (7th Edition):

Oliveira, Rivanaldo Sérgio. “Síntese de um processador para sistemas dedicados.” 1999. Web. 27 Sep 2020.

Vancouver:

Oliveira RS. Síntese de um processador para sistemas dedicados. [Internet] [Thesis]. Instituto Tecnológico de Aeronáutica; 1999. [cited 2020 Sep 27]. Available from: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2641.

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Council of Science Editors:

Oliveira RS. Síntese de um processador para sistemas dedicados. [Thesis]. Instituto Tecnológico de Aeronáutica; 1999. Available from: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2641

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Instituto Tecnológico de Aeronáutica

15. Eduardo Asaka. Concepção de um módulo de interface para veículos de sondagem utilizando dispositivos lógicos reconfiguráveis.

Degree: 2006, Instituto Tecnológico de Aeronáutica

 O objetivo deste trabalho é propor a concepção de um Módulo de Interface utilizando dispositivos lógicos reconfiguráveis para executar comandos de monitoração e comutação de(more)

Subjects/Keywords: Interfaces; Controle remoto; Instalação elétrica; Foguetes-sonda; Dispositivos lógicos programáveis; VHDL (linguagem de programação); Controle; Engenharia aeroespacial

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APA (6th Edition):

Asaka, E. (2006). Concepção de um módulo de interface para veículos de sondagem utilizando dispositivos lógicos reconfiguráveis. (Thesis). Instituto Tecnológico de Aeronáutica. Retrieved from http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2296

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Chicago Manual of Style (16th Edition):

Asaka, Eduardo. “Concepção de um módulo de interface para veículos de sondagem utilizando dispositivos lógicos reconfiguráveis.” 2006. Thesis, Instituto Tecnológico de Aeronáutica. Accessed September 27, 2020. http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2296.

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MLA Handbook (7th Edition):

Asaka, Eduardo. “Concepção de um módulo de interface para veículos de sondagem utilizando dispositivos lógicos reconfiguráveis.” 2006. Web. 27 Sep 2020.

Vancouver:

Asaka E. Concepção de um módulo de interface para veículos de sondagem utilizando dispositivos lógicos reconfiguráveis. [Internet] [Thesis]. Instituto Tecnológico de Aeronáutica; 2006. [cited 2020 Sep 27]. Available from: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2296.

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Asaka E. Concepção de um módulo de interface para veículos de sondagem utilizando dispositivos lógicos reconfiguráveis. [Thesis]. Instituto Tecnológico de Aeronáutica; 2006. Available from: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2296

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Universidade do Porto

16. Monteiro, Pedro Manuel de Carvalho Coutinho. Uma biblioteca VHDL para controladores BST.

Degree: 1998, Universidade do Porto

Tese de mestrado. Engenharia Electrotécnica e de Computadores (Área de especialização de Informática Industrial). Faculdade de Engenharia. Universidade do Porto. 1998 Advisors/Committee Members: Ferreira, José Manuel Martins, Universidade do Porto. Faculdade de Engenharia.

Subjects/Keywords: Informática; VHDL - linguagem de programação; Controladores BST

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APA (6th Edition):

Monteiro, P. M. d. C. C. (1998). Uma biblioteca VHDL para controladores BST. (Thesis). Universidade do Porto. Retrieved from http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/11732

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Chicago Manual of Style (16th Edition):

Monteiro, Pedro Manuel de Carvalho Coutinho. “Uma biblioteca VHDL para controladores BST.” 1998. Thesis, Universidade do Porto. Accessed September 27, 2020. http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/11732.

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MLA Handbook (7th Edition):

Monteiro, Pedro Manuel de Carvalho Coutinho. “Uma biblioteca VHDL para controladores BST.” 1998. Web. 27 Sep 2020.

Vancouver:

Monteiro PMdCC. Uma biblioteca VHDL para controladores BST. [Internet] [Thesis]. Universidade do Porto; 1998. [cited 2020 Sep 27]. Available from: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/11732.

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Council of Science Editors:

Monteiro PMdCC. Uma biblioteca VHDL para controladores BST. [Thesis]. Universidade do Porto; 1998. Available from: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/11732

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Brno University of Technology

17. Voženílek, Jan. Akcelerace algoritmů pro hledání palindromu a opakujících se struktur: Acceleration of Methods for Searching Palindroms and Repetitive Structures.

Degree: 2019, Brno University of Technology

 Genetic information of all living organisms is stored in DNA. Exploring of its structure and function represents an important area of research in modern biology.… (more)

Subjects/Keywords: Hledání přibližných palindromů; hardwarová akcelerace; VHDL; FPGA.; Approximate palindrome detection; hardware acceleration; VHDL; FPGA.

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APA (6th Edition):

Voženílek, J. (2019). Akcelerace algoritmů pro hledání palindromu a opakujících se struktur: Acceleration of Methods for Searching Palindroms and Repetitive Structures. (Thesis). Brno University of Technology. Retrieved from http://hdl.handle.net/11012/54337

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Chicago Manual of Style (16th Edition):

Voženílek, Jan. “Akcelerace algoritmů pro hledání palindromu a opakujících se struktur: Acceleration of Methods for Searching Palindroms and Repetitive Structures.” 2019. Thesis, Brno University of Technology. Accessed September 27, 2020. http://hdl.handle.net/11012/54337.

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MLA Handbook (7th Edition):

Voženílek, Jan. “Akcelerace algoritmů pro hledání palindromu a opakujících se struktur: Acceleration of Methods for Searching Palindroms and Repetitive Structures.” 2019. Web. 27 Sep 2020.

Vancouver:

Voženílek J. Akcelerace algoritmů pro hledání palindromu a opakujících se struktur: Acceleration of Methods for Searching Palindroms and Repetitive Structures. [Internet] [Thesis]. Brno University of Technology; 2019. [cited 2020 Sep 27]. Available from: http://hdl.handle.net/11012/54337.

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Voženílek J. Akcelerace algoritmů pro hledání palindromu a opakujících se struktur: Acceleration of Methods for Searching Palindroms and Repetitive Structures. [Thesis]. Brno University of Technology; 2019. Available from: http://hdl.handle.net/11012/54337

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Instituto Tecnológico de Aeronáutica

18. Edna Mie Kanazawa. Estudo da aplicabilidade da plataforma Java em sistemas embarcados.

Degree: 2005, Instituto Tecnológico de Aeronáutica

 Vários fabricantes estão adotando a linguagem Java para desenvolvimento de suas aplicações com intuito de diminuir custos de desenvolvimento, principalmente devido as novas funcionalidades de(more)

Subjects/Keywords: JAVA (linguagem de programação); Sistemas de computadores embarcados; Processamento de dados; Hardware; Sistemas cliente-servidor; Engenharia eletrônica

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APA (6th Edition):

Kanazawa, E. M. (2005). Estudo da aplicabilidade da plataforma Java em sistemas embarcados. (Thesis). Instituto Tecnológico de Aeronáutica. Retrieved from http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=180

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Chicago Manual of Style (16th Edition):

Kanazawa, Edna Mie. “Estudo da aplicabilidade da plataforma Java em sistemas embarcados.” 2005. Thesis, Instituto Tecnológico de Aeronáutica. Accessed September 27, 2020. http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=180.

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MLA Handbook (7th Edition):

Kanazawa, Edna Mie. “Estudo da aplicabilidade da plataforma Java em sistemas embarcados.” 2005. Web. 27 Sep 2020.

Vancouver:

Kanazawa EM. Estudo da aplicabilidade da plataforma Java em sistemas embarcados. [Internet] [Thesis]. Instituto Tecnológico de Aeronáutica; 2005. [cited 2020 Sep 27]. Available from: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=180.

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Council of Science Editors:

Kanazawa EM. Estudo da aplicabilidade da plataforma Java em sistemas embarcados. [Thesis]. Instituto Tecnológico de Aeronáutica; 2005. Available from: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=180

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Instituto Tecnológico de Aeronáutica

19. Luis Fernando Galdieri. Receptor digital de informações telemétricas de baixo custo empregando dispositivos lógicos reconfiguráveis.

Degree: 2007, Instituto Tecnológico de Aeronáutica

 Em todo desenvolvimento, seja ele eletrônico ou não, existe sempre a necessidade de realização de testes, com o objetivo de avaliar, validar e aperfeiçoar o… (more)

Subjects/Keywords: Telemetria; Técnicas digitais; Redução de custos; VHDL (linguagem de programação); Dispositivos lógicos programáveis; Receptores; Estudo de casos; Indústrias de defesa; Telecomunicações; Engenharia eletrônica

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APA (6th Edition):

Galdieri, L. F. (2007). Receptor digital de informações telemétricas de baixo custo empregando dispositivos lógicos reconfiguráveis. (Thesis). Instituto Tecnológico de Aeronáutica. Retrieved from http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=502

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Chicago Manual of Style (16th Edition):

Galdieri, Luis Fernando. “Receptor digital de informações telemétricas de baixo custo empregando dispositivos lógicos reconfiguráveis.” 2007. Thesis, Instituto Tecnológico de Aeronáutica. Accessed September 27, 2020. http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=502.

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MLA Handbook (7th Edition):

Galdieri, Luis Fernando. “Receptor digital de informações telemétricas de baixo custo empregando dispositivos lógicos reconfiguráveis.” 2007. Web. 27 Sep 2020.

Vancouver:

Galdieri LF. Receptor digital de informações telemétricas de baixo custo empregando dispositivos lógicos reconfiguráveis. [Internet] [Thesis]. Instituto Tecnológico de Aeronáutica; 2007. [cited 2020 Sep 27]. Available from: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=502.

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Council of Science Editors:

Galdieri LF. Receptor digital de informações telemétricas de baixo custo empregando dispositivos lógicos reconfiguráveis. [Thesis]. Instituto Tecnológico de Aeronáutica; 2007. Available from: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=502

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Brno University of Technology

20. Novotňák, Jiří. Hardwarová akcelerace šifrování síťového provozu: Hardware Accelerated Encryption of Network Traffic.

Degree: 2019, Brno University of Technology

 The aim of this thesis is to draft and implement high-speed encryptor of network trafic with throughput 10Gb/s in one way. It has been implementated for… (more)

Subjects/Keywords: Hardware; akcelerace; šifrování; AES; FPGA; VHDL; IPSEC; ESP; Hardware; acceleration; encryption; AES; FPGA; VHDL; IPSEC; ESP

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APA (6th Edition):

Novotňák, J. (2019). Hardwarová akcelerace šifrování síťového provozu: Hardware Accelerated Encryption of Network Traffic. (Thesis). Brno University of Technology. Retrieved from http://hdl.handle.net/11012/54260

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Chicago Manual of Style (16th Edition):

Novotňák, Jiří. “Hardwarová akcelerace šifrování síťového provozu: Hardware Accelerated Encryption of Network Traffic.” 2019. Thesis, Brno University of Technology. Accessed September 27, 2020. http://hdl.handle.net/11012/54260.

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MLA Handbook (7th Edition):

Novotňák, Jiří. “Hardwarová akcelerace šifrování síťového provozu: Hardware Accelerated Encryption of Network Traffic.” 2019. Web. 27 Sep 2020.

Vancouver:

Novotňák J. Hardwarová akcelerace šifrování síťového provozu: Hardware Accelerated Encryption of Network Traffic. [Internet] [Thesis]. Brno University of Technology; 2019. [cited 2020 Sep 27]. Available from: http://hdl.handle.net/11012/54260.

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Council of Science Editors:

Novotňák J. Hardwarová akcelerace šifrování síťového provozu: Hardware Accelerated Encryption of Network Traffic. [Thesis]. Brno University of Technology; 2019. Available from: http://hdl.handle.net/11012/54260

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21. Sergio Queiroz de Medeiros. Utilizando programação orientada a aspectos no projeto de sistemas hardware desenvolvidos com SystemC.

Degree: 2006, Universidade Federal do Rio Grande do Norte

Novos paradigmas de linguagens de programação vêem sendo comumente testados e geralmente são incorporados depois por linguagens de descrição de hardware. Recentemente, a programação orientada… (more)

Subjects/Keywords: Linguagem de programação; Programação orientada a aspectos (POA); Java; Sistema hardware; SystemC; SISTEMAS DE COMPUTACAO; Programming language; Aspect-oriented programming (AOP); Java; Hardware system; SystemC

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APA (6th Edition):

Medeiros, S. Q. d. (2006). Utilizando programação orientada a aspectos no projeto de sistemas hardware desenvolvidos com SystemC. (Thesis). Universidade Federal do Rio Grande do Norte. Retrieved from http://bdtd.bczm.ufrn.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=701

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Chicago Manual of Style (16th Edition):

Medeiros, Sergio Queiroz de. “Utilizando programação orientada a aspectos no projeto de sistemas hardware desenvolvidos com SystemC.” 2006. Thesis, Universidade Federal do Rio Grande do Norte. Accessed September 27, 2020. http://bdtd.bczm.ufrn.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=701.

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MLA Handbook (7th Edition):

Medeiros, Sergio Queiroz de. “Utilizando programação orientada a aspectos no projeto de sistemas hardware desenvolvidos com SystemC.” 2006. Web. 27 Sep 2020.

Vancouver:

Medeiros SQd. Utilizando programação orientada a aspectos no projeto de sistemas hardware desenvolvidos com SystemC. [Internet] [Thesis]. Universidade Federal do Rio Grande do Norte; 2006. [cited 2020 Sep 27]. Available from: http://bdtd.bczm.ufrn.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=701.

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Council of Science Editors:

Medeiros SQd. Utilizando programação orientada a aspectos no projeto de sistemas hardware desenvolvidos com SystemC. [Thesis]. Universidade Federal do Rio Grande do Norte; 2006. Available from: http://bdtd.bczm.ufrn.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=701

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Oregon State University

22. Arshi, Taymoor. Bagit : a very high level language for application programming.

Degree: PhD, Computer Science, 1982, Oregon State University

 Very High Level Languages (VHLL) provide higher level abstractions and more powerful primitives than high level languages (HLL). A programmer uses these abstractions to solve… (more)

Subjects/Keywords: VHDL (Computer hardware description language)

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APA (6th Edition):

Arshi, T. (1982). Bagit : a very high level language for application programming. (Doctoral Dissertation). Oregon State University. Retrieved from http://hdl.handle.net/1957/41788

Chicago Manual of Style (16th Edition):

Arshi, Taymoor. “Bagit : a very high level language for application programming.” 1982. Doctoral Dissertation, Oregon State University. Accessed September 27, 2020. http://hdl.handle.net/1957/41788.

MLA Handbook (7th Edition):

Arshi, Taymoor. “Bagit : a very high level language for application programming.” 1982. Web. 27 Sep 2020.

Vancouver:

Arshi T. Bagit : a very high level language for application programming. [Internet] [Doctoral dissertation]. Oregon State University; 1982. [cited 2020 Sep 27]. Available from: http://hdl.handle.net/1957/41788.

Council of Science Editors:

Arshi T. Bagit : a very high level language for application programming. [Doctoral Dissertation]. Oregon State University; 1982. Available from: http://hdl.handle.net/1957/41788


Virginia Tech

23. Song, Weihong. Development of Web-Based Educational Modules for Developing VHDL Models of Digital Systems.

Degree: MS, Electrical Engineering, 1997, Virginia Tech

  <center><B>Development of Web-Based Education Modules for</B></center> <center><b>Developing VHDL Models of Digital Systems</b></center> <center>By</center> <center>Weihong Song</center> <center>Dr. F.G.Gray, Chairman</center> <center>Electrical Engineering</center> <center>(ABSTRACT)</center> Hardware description languages… (more)

Subjects/Keywords: VHDL; Education; Modeling; Hardware Design

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APA (6th Edition):

Song, W. (1997). Development of Web-Based Educational Modules for Developing VHDL Models of Digital Systems. (Masters Thesis). Virginia Tech. Retrieved from http://hdl.handle.net/10919/36935

Chicago Manual of Style (16th Edition):

Song, Weihong. “Development of Web-Based Educational Modules for Developing VHDL Models of Digital Systems.” 1997. Masters Thesis, Virginia Tech. Accessed September 27, 2020. http://hdl.handle.net/10919/36935.

MLA Handbook (7th Edition):

Song, Weihong. “Development of Web-Based Educational Modules for Developing VHDL Models of Digital Systems.” 1997. Web. 27 Sep 2020.

Vancouver:

Song W. Development of Web-Based Educational Modules for Developing VHDL Models of Digital Systems. [Internet] [Masters thesis]. Virginia Tech; 1997. [cited 2020 Sep 27]. Available from: http://hdl.handle.net/10919/36935.

Council of Science Editors:

Song W. Development of Web-Based Educational Modules for Developing VHDL Models of Digital Systems. [Masters Thesis]. Virginia Tech; 1997. Available from: http://hdl.handle.net/10919/36935


Instituto Tecnológico de Aeronáutica

24. Roberto D Amore. Contribuições à síntese automática de processadores para lógica nebulosa.

Degree: 1998, Instituto Tecnológico de Aeronáutica

 Este trabalho dedicou-se ao estudo da síntese automática de processadores nebulosos dedicados. Inicialmente foi desenvolvido um conjunto de relações para a síntese de retas no… (more)

Subjects/Keywords: Controladores nebulosos; Lógica nebulosa; VHDL (linguagem de programação); Sistemas digitais; Inteligência artificial; Controle

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APA (6th Edition):

Amore, R. D. (1998). Contribuições à síntese automática de processadores para lógica nebulosa. (Thesis). Instituto Tecnológico de Aeronáutica. Retrieved from http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2618

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Chicago Manual of Style (16th Edition):

Amore, Roberto D. “Contribuições à síntese automática de processadores para lógica nebulosa.” 1998. Thesis, Instituto Tecnológico de Aeronáutica. Accessed September 27, 2020. http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2618.

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MLA Handbook (7th Edition):

Amore, Roberto D. “Contribuições à síntese automática de processadores para lógica nebulosa.” 1998. Web. 27 Sep 2020.

Vancouver:

Amore RD. Contribuições à síntese automática de processadores para lógica nebulosa. [Internet] [Thesis]. Instituto Tecnológico de Aeronáutica; 1998. [cited 2020 Sep 27]. Available from: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2618.

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Council of Science Editors:

Amore RD. Contribuições à síntese automática de processadores para lógica nebulosa. [Thesis]. Instituto Tecnológico de Aeronáutica; 1998. Available from: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2618

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University of Ottawa

25. Necsulescu, Philip I. Automatic Generation of Hardware for Custom Instructions .

Degree: 2011, University of Ottawa

 The Software/Hardware Implementation and Research Architecture (SHIRA) is a C to hardware toolchain developed by the Computer Architecture Research Group (CARG) of the University of… (more)

Subjects/Keywords: FPGA; Instruction Set Extension; ISE; Custom Instruction; Automatic Hardware Generation; Assisted Hardware Generation; VHDL; Embedded Systems; Custom Hardware

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APA (6th Edition):

Necsulescu, P. I. (2011). Automatic Generation of Hardware for Custom Instructions . (Thesis). University of Ottawa. Retrieved from http://hdl.handle.net/10393/20153

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Chicago Manual of Style (16th Edition):

Necsulescu, Philip I. “Automatic Generation of Hardware for Custom Instructions .” 2011. Thesis, University of Ottawa. Accessed September 27, 2020. http://hdl.handle.net/10393/20153.

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MLA Handbook (7th Edition):

Necsulescu, Philip I. “Automatic Generation of Hardware for Custom Instructions .” 2011. Web. 27 Sep 2020.

Vancouver:

Necsulescu PI. Automatic Generation of Hardware for Custom Instructions . [Internet] [Thesis]. University of Ottawa; 2011. [cited 2020 Sep 27]. Available from: http://hdl.handle.net/10393/20153.

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Council of Science Editors:

Necsulescu PI. Automatic Generation of Hardware for Custom Instructions . [Thesis]. University of Ottawa; 2011. Available from: http://hdl.handle.net/10393/20153

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26. Castoldi, Marcelo Favoretto. Protótipo virtual da estratégia DTC aplicada a motores de indução usando linguagem VHDL.

Degree: Mestrado, Engenharia Elétrica, 2006, University of São Paulo

Este trabalho desenvolve a simulação do controle de velocidade de motor de indução com a técnica de controle direto de torque (Direct Torque Control -… (more)

Subjects/Keywords: Controle DTC; DTC; FPGA; FPGA; Induction motor; Linguagem VHDL; Motor de indução; VHDL code

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APA (6th Edition):

Castoldi, M. F. (2006). Protótipo virtual da estratégia DTC aplicada a motores de indução usando linguagem VHDL. (Masters Thesis). University of São Paulo. Retrieved from http://www.teses.usp.br/teses/disponiveis/18/18133/tde-15042007-233533/ ;

Chicago Manual of Style (16th Edition):

Castoldi, Marcelo Favoretto. “Protótipo virtual da estratégia DTC aplicada a motores de indução usando linguagem VHDL.” 2006. Masters Thesis, University of São Paulo. Accessed September 27, 2020. http://www.teses.usp.br/teses/disponiveis/18/18133/tde-15042007-233533/ ;.

MLA Handbook (7th Edition):

Castoldi, Marcelo Favoretto. “Protótipo virtual da estratégia DTC aplicada a motores de indução usando linguagem VHDL.” 2006. Web. 27 Sep 2020.

Vancouver:

Castoldi MF. Protótipo virtual da estratégia DTC aplicada a motores de indução usando linguagem VHDL. [Internet] [Masters thesis]. University of São Paulo; 2006. [cited 2020 Sep 27]. Available from: http://www.teses.usp.br/teses/disponiveis/18/18133/tde-15042007-233533/ ;.

Council of Science Editors:

Castoldi MF. Protótipo virtual da estratégia DTC aplicada a motores de indução usando linguagem VHDL. [Masters Thesis]. University of São Paulo; 2006. Available from: http://www.teses.usp.br/teses/disponiveis/18/18133/tde-15042007-233533/ ;

27. Costa, Arnaldo Samuel Faria da. Projeto e implementação de um pré-regulador de fator de potência com controlo digital.

Degree: 2013, Instituto Politécnico do Porto

Hoje em dia as fontes de alimentação possuem correção do fator de potência, devido às diversas normas regulamentares existentes, que introduziram grandes restrições no que… (more)

Subjects/Keywords: Pré-regulador; Conversor boost; Controlo digital; Linguagem VHDL; Dispositivo FPGA; Preregulator; Boost converter; Digital control; VHDL; FPGA device

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APA (6th Edition):

Costa, A. S. F. d. (2013). Projeto e implementação de um pré-regulador de fator de potência com controlo digital. (Thesis). Instituto Politécnico do Porto. Retrieved from http://www.rcaap.pt/detail.jsp?id=oai:recipp.ipp.pt:10400.22/4622

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Chicago Manual of Style (16th Edition):

Costa, Arnaldo Samuel Faria da. “Projeto e implementação de um pré-regulador de fator de potência com controlo digital.” 2013. Thesis, Instituto Politécnico do Porto. Accessed September 27, 2020. http://www.rcaap.pt/detail.jsp?id=oai:recipp.ipp.pt:10400.22/4622.

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MLA Handbook (7th Edition):

Costa, Arnaldo Samuel Faria da. “Projeto e implementação de um pré-regulador de fator de potência com controlo digital.” 2013. Web. 27 Sep 2020.

Vancouver:

Costa ASFd. Projeto e implementação de um pré-regulador de fator de potência com controlo digital. [Internet] [Thesis]. Instituto Politécnico do Porto; 2013. [cited 2020 Sep 27]. Available from: http://www.rcaap.pt/detail.jsp?id=oai:recipp.ipp.pt:10400.22/4622.

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Council of Science Editors:

Costa ASFd. Projeto e implementação de um pré-regulador de fator de potência com controlo digital. [Thesis]. Instituto Politécnico do Porto; 2013. Available from: http://www.rcaap.pt/detail.jsp?id=oai:recipp.ipp.pt:10400.22/4622

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28. Cardoso, Ana Sofia Neto Pinto. Prática de ensino supervisionada : geometria descritiva A, 11º ano : a geometria descritiva no ensino : abordagem histórica.

Degree: 2012, Universidade da Beira Interior

O presente relatório resulta da Prática de Ensino Supervisionada na disciplina de Geometria Descritiva A, realizada no ano letivo 2011/12, no âmbito do Mestrado em… (more)

Subjects/Keywords: Artes visuais - Geometria descritiva; Artes visuais - Estágio pedagógico; Artes visuais - Prática de pedagógica supervisionada; Geometria descritiva - Ensino; Geometria descritiva - Prática de pedagógica supervisionada

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APA (6th Edition):

Cardoso, A. S. N. P. (2012). Prática de ensino supervisionada : geometria descritiva A, 11º ano : a geometria descritiva no ensino : abordagem histórica. (Thesis). Universidade da Beira Interior. Retrieved from https://www.rcaap.pt/detail.jsp?id=oai:ubibliorum.ubi.pt:10400.6/1537

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Chicago Manual of Style (16th Edition):

Cardoso, Ana Sofia Neto Pinto. “Prática de ensino supervisionada : geometria descritiva A, 11º ano : a geometria descritiva no ensino : abordagem histórica.” 2012. Thesis, Universidade da Beira Interior. Accessed September 27, 2020. https://www.rcaap.pt/detail.jsp?id=oai:ubibliorum.ubi.pt:10400.6/1537.

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MLA Handbook (7th Edition):

Cardoso, Ana Sofia Neto Pinto. “Prática de ensino supervisionada : geometria descritiva A, 11º ano : a geometria descritiva no ensino : abordagem histórica.” 2012. Web. 27 Sep 2020.

Vancouver:

Cardoso ASNP. Prática de ensino supervisionada : geometria descritiva A, 11º ano : a geometria descritiva no ensino : abordagem histórica. [Internet] [Thesis]. Universidade da Beira Interior; 2012. [cited 2020 Sep 27]. Available from: https://www.rcaap.pt/detail.jsp?id=oai:ubibliorum.ubi.pt:10400.6/1537.

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Cardoso ASNP. Prática de ensino supervisionada : geometria descritiva A, 11º ano : a geometria descritiva no ensino : abordagem histórica. [Thesis]. Universidade da Beira Interior; 2012. Available from: https://www.rcaap.pt/detail.jsp?id=oai:ubibliorum.ubi.pt:10400.6/1537

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29. Carlos Alberto de Albuquerque Silva. Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA).

Degree: 2010, Universidade Federal do Rio Grande do Norte

Este estudo consiste na implementação e no embarque de uma Rede Neural Artificial (RNA) em hardware, ou seja, em um dispositivo programável do tipo field… (more)

Subjects/Keywords: Computação reconfigurável; ENGENHARIA ELETRICA; Redes neurais artificiais; FPGA; VHDL; Hardware; Aritmética ponto fixo; Reconfigurable computing; Artificial neural network; FPGA; VHDL; Hardware; Arithmetic fixed point

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APA (6th Edition):

Silva, C. A. d. A. (2010). Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA). (Thesis). Universidade Federal do Rio Grande do Norte. Retrieved from http://bdtd.bczm.ufrn.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=4220 ; http://bdtd.bczm.ufrn.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=4221

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Chicago Manual of Style (16th Edition):

Silva, Carlos Alberto de Albuquerque. “Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA).” 2010. Thesis, Universidade Federal do Rio Grande do Norte. Accessed September 27, 2020. http://bdtd.bczm.ufrn.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=4220 ; http://bdtd.bczm.ufrn.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=4221.

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MLA Handbook (7th Edition):

Silva, Carlos Alberto de Albuquerque. “Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA).” 2010. Web. 27 Sep 2020.

Vancouver:

Silva CAdA. Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA). [Internet] [Thesis]. Universidade Federal do Rio Grande do Norte; 2010. [cited 2020 Sep 27]. Available from: http://bdtd.bczm.ufrn.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=4220 ; http://bdtd.bczm.ufrn.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=4221.

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Council of Science Editors:

Silva CAdA. Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA). [Thesis]. Universidade Federal do Rio Grande do Norte; 2010. Available from: http://bdtd.bczm.ufrn.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=4220 ; http://bdtd.bczm.ufrn.br/tedesimplificado//tde_busca/arquivo.php?codArquivo=4221

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Universidade do Rio Grande do Norte

30. Silva, Carlos Alberto de Albuquerque. Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA) .

Degree: 2010, Universidade do Rio Grande do Norte

 This study shows the implementation and the embedding of an Artificial Neural Network (ANN) in hardware, or in a programmable device, as a field programmable… (more)

Subjects/Keywords: Computação reconfigurável; Redes neurais artificiais; FPGA; VHDL; Hardware; Aritmética ponto fixo; Reconfigurable computing; Artificial neural network; FPGA; VHDL; Hardware; Arithmetic fixed point

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APA (6th Edition):

Silva, C. A. d. A. (2010). Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA) . (Masters Thesis). Universidade do Rio Grande do Norte. Retrieved from http://repositorio.ufrn.br/handle/123456789/15340

Chicago Manual of Style (16th Edition):

Silva, Carlos Alberto de Albuquerque. “Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA) .” 2010. Masters Thesis, Universidade do Rio Grande do Norte. Accessed September 27, 2020. http://repositorio.ufrn.br/handle/123456789/15340.

MLA Handbook (7th Edition):

Silva, Carlos Alberto de Albuquerque. “Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA) .” 2010. Web. 27 Sep 2020.

Vancouver:

Silva CAdA. Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA) . [Internet] [Masters thesis]. Universidade do Rio Grande do Norte; 2010. [cited 2020 Sep 27]. Available from: http://repositorio.ufrn.br/handle/123456789/15340.

Council of Science Editors:

Silva CAdA. Contribuição para o estudo do embarque de uma rede neural artificial em field programmable gate array (FPGA) . [Masters Thesis]. Universidade do Rio Grande do Norte; 2010. Available from: http://repositorio.ufrn.br/handle/123456789/15340

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