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1. Deest, Gaël. Implementation trade-offs for FGPA accelerators : Compromis pour l'implémentation d'accélérateurs sur FPGA.

Degree: Docteur es, Informatique, 2017, Rennes 1

L'accélération matérielle désigne l'utilisation d'architectures spécialisées pour effectuer certaines tâches plus vite ou plus efficacement que sur du matériel générique. Les accélérateurs ont traditionnellement été utilisés dans des environnements contraints en ressources, comme les systèmes embarqués. Cependant, avec la fin des règles empiriques ayant régi la conception de matériel pendant des décennies, ces quinze dernières années ont vu leur apparition dans les centres de calcul et des environnements de calcul haute performance. Les FPGAs constituent une plateforme d'implémentation commode pour de tels accélérateurs, autorisant des compromis subtils entre débit/latence, surface, énergie, précision, etc. Cependant, identifier de bons compromis représente un défi, dans la mesure où l'espace de recherche est généralement très large. Cette thèse propose des techniques de conception pour résoudre ce problème. Premièrement, nous nous intéressons aux compromis entre performance et précision pour la conversion flottant vers fixe. L'utilisation de l'arithmétique en virgule fixe au lieu de l'arithmétique flottante est un moyen efficace de réduire l'utilisation de ressources matérielles, mais affecte la précision des résultats. La validité d'une implémentation en virgule fixe peut être évaluée avec des simulations, ou en dérivant des modèles de précision analytiques de l'algorithme traité. Comparées aux approches simulatoires, les méthodes analytiques permettent une exploration plus exhaustive de l'espace de recherche, autorisant ainsi l'identification de solutions potentiellement meilleures. Malheureusement, elles ne sont applicables qu'à un jeu limité d'algorithmes. Dans la première moitié de cette thèse, nous étendons ces techniques à des filtres linéaires multi-dimensionnels, comme des algorithmes de traitement d'image. Notre méthode est implémentée comme une analyse statique basée sur des techniques de compilation polyédrique. Elle est validée en la comparant à des simulations sur des données réelles. Dans la seconde partie de cette thèse, on se concentre sur les stencils itératifs. Les stencils forment un motif de calcul émergeant naturellement dans de nombreux algorithmes utilisés en calcul scientifique ou dans l'embarqué. À cause de cette diversité, il n'existe pas de meilleure architecture pour les stencils de façon générale : chaque algorithme possède des caractéristiques uniques (intensité des calculs, nombre de dépendances) et chaque application possède des contraintes de performance spécifiques. Pour surmonter ces difficultés, nous proposons une famille d'architectures pour stencils. Nous offrons des paramètres de conception soigneusement choisis ainsi que des modèles analytiques simples pour guider l'exploration. Notre architecture est implémentée sous la forme d'un flot de génération de code HLS, et ses performances sont mesurées sur la carte. Comme les résultats le démontrent, nos modèles permettent d'identifier les solutions les plus intéressantes pour chaque cas d'utilisation.

Hardware acceleration is…

Advisors/Committee Members: Derrien, Steven (thesis director), Sentieys, Olivier (thesis director).

Subjects/Keywords: FPGA; Accélérateurs matériels; Optimisation des largeurs; Conversion flottantvers fixe; Analyse de précision; Stencils itératifs; Synthèse de haut niveau; Modèles de performance; FPGA; Hardware Accelerators; Wordlength Optimization; Floating-Point to fixed-Point conversion; Accuracy Analysis; Iterative Stencil Computations; High-Level Synthesis; Performance Models

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APA (6th Edition):

Deest, G. (2017). Implementation trade-offs for FGPA accelerators : Compromis pour l'implémentation d'accélérateurs sur FPGA. (Doctoral Dissertation). Rennes 1. Retrieved from http://www.theses.fr/2017REN1S102

Chicago Manual of Style (16th Edition):

Deest, Gaël. “Implementation trade-offs for FGPA accelerators : Compromis pour l'implémentation d'accélérateurs sur FPGA.” 2017. Doctoral Dissertation, Rennes 1. Accessed June 20, 2019. http://www.theses.fr/2017REN1S102.

MLA Handbook (7th Edition):

Deest, Gaël. “Implementation trade-offs for FGPA accelerators : Compromis pour l'implémentation d'accélérateurs sur FPGA.” 2017. Web. 20 Jun 2019.

Vancouver:

Deest G. Implementation trade-offs for FGPA accelerators : Compromis pour l'implémentation d'accélérateurs sur FPGA. [Internet] [Doctoral dissertation]. Rennes 1; 2017. [cited 2019 Jun 20]. Available from: http://www.theses.fr/2017REN1S102.

Council of Science Editors:

Deest G. Implementation trade-offs for FGPA accelerators : Compromis pour l'implémentation d'accélérateurs sur FPGA. [Doctoral Dissertation]. Rennes 1; 2017. Available from: http://www.theses.fr/2017REN1S102

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