subject:(Circuitos integrados)

Universidade do Porto

1. Santos, Sérgio Oliveira Gomes dos. Estudo de métodos alternativos para a limpeza de moldes para o encapsulamento de circuitos integrados.

Degree: 2008, Universidade do Porto

URL: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59169

Estágio realizado na Qimonda Semicondutores e orientado pelo Eng.º Paulo Machado

Tese de mestrado integrado. Engenharia Metalúrgica e de Materiais. Faculdade de Engenharia. Universidade do Porto. 2008

Advisors/Committee Members: Cavalheiro, José Roberto Tinoco, Universidade do Porto. Faculdade de Engenharia.

Subjects/Keywords: Moldes; Circuitos integrados

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APA (6^th Edition):

Santos, S. O. G. d. (2008). Estudo de métodos alternativos para a limpeza de moldes para o encapsulamento de circuitos integrados. (Thesis). Universidade do Porto. Retrieved from http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59169

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Chicago Manual of Style (16^th Edition):

Santos, Sérgio Oliveira Gomes dos. “Estudo de métodos alternativos para a limpeza de moldes para o encapsulamento de circuitos integrados.” 2008. Thesis, Universidade do Porto. Accessed April 13, 2021. http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59169.

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MLA Handbook (7^th Edition):

Santos, Sérgio Oliveira Gomes dos. “Estudo de métodos alternativos para a limpeza de moldes para o encapsulamento de circuitos integrados.” 2008. Web. 13 Apr 2021.

Vancouver:

Santos SOGd. Estudo de métodos alternativos para a limpeza de moldes para o encapsulamento de circuitos integrados. [Internet] [Thesis]. Universidade do Porto; 2008. [cited 2021 Apr 13]. Available from: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59169.

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Council of Science Editors:

Santos SOGd. Estudo de métodos alternativos para a limpeza de moldes para o encapsulamento de circuitos integrados. [Thesis]. Universidade do Porto; 2008. Available from: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59169

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Universidad de Cantabria

2. Sánchez Espeso, Pablo Pedro. PSAL : estudio, análisis e implementación de algoritmos de síntesis de alto nivel.

Degree: 2011, Universidad de Cantabria

URL: http://hdl.handle.net/10902/1179

► En los últimos años se ha producido un gran avance en el desarrollo de herramientas de diseño asistido por computador (cad) en microelectrónica, motivado en… (more)

Subjects/Keywords: Circuitos integrados digitales

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APA (6^th Edition):

Sánchez Espeso, P. P. (2011). PSAL : estudio, análisis e implementación de algoritmos de síntesis de alto nivel. (Doctoral Dissertation). Universidad de Cantabria. Retrieved from http://hdl.handle.net/10902/1179

Chicago Manual of Style (16^th Edition):

Sánchez Espeso, Pablo Pedro. “PSAL : estudio, análisis e implementación de algoritmos de síntesis de alto nivel.” 2011. Doctoral Dissertation, Universidad de Cantabria. Accessed April 13, 2021. http://hdl.handle.net/10902/1179.

MLA Handbook (7^th Edition):

Sánchez Espeso, Pablo Pedro. “PSAL : estudio, análisis e implementación de algoritmos de síntesis de alto nivel.” 2011. Web. 13 Apr 2021.

Vancouver:

Sánchez Espeso PP. PSAL : estudio, análisis e implementación de algoritmos de síntesis de alto nivel. [Internet] [Doctoral dissertation]. Universidad de Cantabria; 2011. [cited 2021 Apr 13]. Available from: http://hdl.handle.net/10902/1179.

Council of Science Editors:

Sánchez Espeso PP. PSAL : estudio, análisis e implementación de algoritmos de síntesis de alto nivel. [Doctoral Dissertation]. Universidad de Cantabria; 2011. Available from: http://hdl.handle.net/10902/1179

3. Paris, Lucas André de. Análise e mitigação dos efeitos da eletromigração em interconexões metálicas de circuitos integrados.

Degree: 2017, Brazil

URL: http://hdl.handle.net/10183/184665

►

A redução contínua das dimensões dos circuitos integrados e, consequentemente, de suas interconexões resultam em um grande desafio para a confiabilidade dos circuitos. Novos componentes… (more)

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A redução contínua das dimensões dos circuitos integrados e, consequentemente, de suas interconexões resultam em um grande desafio para a confiabilidade dos circuitos. Novos componentes de falha são esperados pelo aumento da densidade de interconexões, número de camadas e consumo de energia. Eletromigração é um processo onde, devido a interação entre elétrons e íons de metal submetidos a altas densidades de corrente provoca o transporte de partículas de um ponto a outro de uma interconexão. Este trabalho apresenta um estudo dos efeitos da eletromigração nas interconexões de circuitos integrados digitais, visando o entendimento de seu comportamento e buscando estratégias de projeto para mitigar tais efeitos. Foram utilizados diversos circuitos de benchmarks para os experimentos feitos neste trabalho. Estes experimentos consistem em analisar os limites de eletromigração aceitáveis para um determinado tempo de vida útil do circuito. Após esta etapa de análise, um fluxo alternativo de projeto visando a mitigação da eletromigração foi apresentado e aplicado nestas interconexões críticas. Para aplicação do método proposto existem alguns contrapontos, intrínsecos ao projeto de circuitos digitais. Tendo em vista que a correção dos efeitos de eletromigração altera características físicas das interconexões, parâmetros como capacitância, atraso, comprimento de fio e área utilizada podem sofrer alterações e prejudicar características elétricas e de temporização dos circuitos. Além disso, o tempo necessário para aplicação do método não pode ser desconsiderado. Como resultado deste método foi possível reduzir o impacto da eletromigração em todas as interconexões analisadas, chegando a uma redução de até 83% no fluxo de corrente elétrica, em alguns casos. Em outra perspectiva, as demais características dos circuitos tais como capacitância, área e comprimento de fio não sofreram impacto significativo após aplicação do método de correção de eletromigração. Por fim, devido a necessidade de interação com arquivos e customizações do fluxo, o tempo de execução do método envolve trabalho manual não automatizado, o que dificulta mensurar o tempo total de execução do método. Em trabalhos futuros, planeja-se a automação completa do método de mitigação dos efeitos de eletromigração.

The continuous reduction of the dimensions of the integrated circuits and, consequently, their interconnections result in a great challenge for the reliability of the circuits. New fault components are expected by increasing interconnect density, number of layers, and power consumption. Electromigration is a process where, due to the interaction between electrons and metal ions subjected to high current densities causes the transport of particles from one point to another of an interconnection. This work presents a study of the effects of electromigration in the interconnections of digital integrated circuits, aiming the understanding of its behavior and searching for design strategies to mitigate such effects. Several benchmark circuits were used for the…

Advisors/Committee Members: Reis, Ricardo Augusto da Luz.

Subjects/Keywords: Microeletrônica; Circuitos integrados

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APA (6^th Edition):

Paris, L. A. d. (2017). Análise e mitigação dos efeitos da eletromigração em interconexões metálicas de circuitos integrados. (Masters Thesis). Brazil. Retrieved from http://hdl.handle.net/10183/184665

Chicago Manual of Style (16^th Edition):

Paris, Lucas André de. “Análise e mitigação dos efeitos da eletromigração em interconexões metálicas de circuitos integrados.” 2017. Masters Thesis, Brazil. Accessed April 13, 2021. http://hdl.handle.net/10183/184665.

MLA Handbook (7^th Edition):

Paris, Lucas André de. “Análise e mitigação dos efeitos da eletromigração em interconexões metálicas de circuitos integrados.” 2017. Web. 13 Apr 2021.

Vancouver:

Paris LAd. Análise e mitigação dos efeitos da eletromigração em interconexões metálicas de circuitos integrados. [Internet] [Masters thesis]. Brazil; 2017. [cited 2021 Apr 13]. Available from: http://hdl.handle.net/10183/184665.

Council of Science Editors:

Paris LAd. Análise e mitigação dos efeitos da eletromigração em interconexões metálicas de circuitos integrados. [Masters Thesis]. Brazil; 2017. Available from: http://hdl.handle.net/10183/184665

4. Yúfera García, Alberto. Aplicación de la técnica de corrientes conmutadas al diseño de filtros de onda analógicos.

Degree: 1994, Universidad de Sevilla

URL: http://hdl.handle.net/11441/15544

► En este trabajo de Tesis se demuestra la realización de FDO mediante técnicas de corrientes conmutadas, SI, en el marco de tecnologías VLSI CMOS digitales.… (more)

▼ En este trabajo de Tesis se demuestra la realización de FDO mediante técnicas de corrientes conmutadas, SI, en el marco de tecnologías VLSI CMOS digitales. La organización y contenido de esta memoria se puede resumir de la siguiente forma.En el Capítulo 2 se hace una breve revisión sobre los conceptos fundamentales de la teoría de FDO, describiendo una metodología sistemática para obtener la descr ipción funcional de cada uno de los elemento de un FPO a partir de un filtro de referencia continuo. Se detalla un aspecto fundamental para el funcionamiento óptimo de un filtro como es el escalado, dando un método sistemático de escalado y revisando una serie de transformaciones sobre el Filtro de Onda que facilitan dicho proceso. Como herramienta de análisis se ha desarrollado un programa de ayuda al diseño de FPO, que denominaos WAVER, y cuya funcionalidad se presentará al final de este Capítulo.Realizaciones prácticas tanto de elementos básicos, como de filtros de onda todo-polo serán propuestas en el Capítulo 3. Así, en primer lugar se aportan arquitecturas SI para los bloques básicos. Se estudian las limitaciones de precisión impuestas por la tecnología y por el tipo de circuito SI utilizado. Se analiza la respuesta frecuencial que presentan los diferentes bloques básicos, dando un límite de velocidad en función del espejo de corriente utilizado. La elección óptima de los coeficientes de cada FDO, en Función de los errores de cuantización, también se analizan en este Capítulo. A continuación, varias realizaciones prácticas de filtros son reportadas partiendo de estructuras de referencia diferentes. Los resultados experimentales obtenidos avalan la técnica propuesta.En el Capítulo 4 presentamos una estructura programable de FDO Paso de Banda capaz de realizar cualquier tipo de función filtrado. Esta estructura permite controlar de forma simple y sencilla el ancho de banda y la frecuencia central del filtro BP. La realización práctica de las diferentes especificaciones frecuenciales se ha llevado a cabo mediante una programación incremental basada en espejos de corriente de ganancia programable. El método para la elección de tales ganancias se detalle en dicho Capítulo.Por último, en el Capítulo 5 se describe un método general para analizar la sensibilidad de los FDOs y se aplica a una estructura de tercer orden. Partiendo del modelado de los errores realizado en el Capítulo 3, se realiza un análisis de sensibilidad basado en la técnica de Monte Carlo, utilizando como simulador el programa descrito en el Capítulo 2, que permite reducir de forma notable el tiempo de CPU. Se analiza cómo influyen las diversas fuentes de error en los parámetros de interés del filtro y cómo afectan los mismos la elección de los coeficientes del modelo del FDO.Algunas consideraciones sobre ruido en circuitos SI se dan en el Apéndice A, así como una posible metodología para su inclusión en el proceso de diseño y simulación. Advisors/Committee Members: Rueda Rueda, Adoración (advisor), Universidad de Sevilla. Departamento de Electrónica y Electromagnetismo (affiliation).

Subjects/Keywords: Circuitos integrados

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APA (6^th Edition):

Yúfera García, A. (1994). Aplicación de la técnica de corrientes conmutadas al diseño de filtros de onda analógicos. (Thesis). Universidad de Sevilla. Retrieved from http://hdl.handle.net/11441/15544

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Chicago Manual of Style (16^th Edition):

Yúfera García, Alberto. “Aplicación de la técnica de corrientes conmutadas al diseño de filtros de onda analógicos.” 1994. Thesis, Universidad de Sevilla. Accessed April 13, 2021. http://hdl.handle.net/11441/15544.

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MLA Handbook (7^th Edition):

Yúfera García, Alberto. “Aplicación de la técnica de corrientes conmutadas al diseño de filtros de onda analógicos.” 1994. Web. 13 Apr 2021.

Vancouver:

Yúfera García A. Aplicación de la técnica de corrientes conmutadas al diseño de filtros de onda analógicos. [Internet] [Thesis]. Universidad de Sevilla; 1994. [cited 2021 Apr 13]. Available from: http://hdl.handle.net/11441/15544.

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Yúfera García A. Aplicación de la técnica de corrientes conmutadas al diseño de filtros de onda analógicos. [Thesis]. Universidad de Sevilla; 1994. Available from: http://hdl.handle.net/11441/15544

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5. Pachito, Jakson dos Santos. Metodologia para prever o envelhecimento de circuitos digitais.

Degree: 2012, RCAAP

URL: http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/3250

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Dissertação de mest., Engenharia Eléctrica e Electrónica (Tecnologias de Informação e Telecomunicações), Instituto Superior de Engenharia, Univ. do Algarve, 2012

Com a constante miniaturização da… (more)

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Dissertação de mest., Engenharia Eléctrica e Electrónica (Tecnologias de Informação e Telecomunicações), Instituto Superior de Engenharia, Univ. do Algarve, 2012

Com a constante miniaturização da tecnologia de circuitos integrados CMOS, diversos problemas de fiabilidade e performance estão a tornar-se críticos à medida que a escala continua a ser reduzida. Efeitos a longo prazo, como o NBTI, TDDB, HCI, MS, etc, degradam os parâmetros físicos dos transístores CMOS e com consequências nas propriedades eléctricas dos semicondutores. O fenómeno NBTI é considerado o efeito dominante no processo de degradação por envelhecimento dos CMOS e influencia a operação dos transístores PMOS. Os efeitos degradantes do NBTI são manifestados na degradação da corrente de dreno, nas capacidades, na transcondutância e na tensão limiar de condução (Vth) dos transístores PMOS, mas pode ser representada simplesmente como um incremento no |Vth| ao longo do tempo. Esta degradação é chamada de envelhecimento e estes efeitos cumulativos têm um grande impacto na performance do circuito, especialmente se ocorrerem outras variações paramétricas, como as variações de processo, tensão de alimentação e temperatura. O trabalho apresentado nesta dissertação tem por objectivo desenvolver uma metodologia para prever a degradação na performance dos circuitos digitais CMOS na presença de efeitos de envelhecimento por NBTI. Uma biblioteca genérica SPICE de CMOS foi também definida de forma a usar vários modelos preditivos de tecnologias (PTM). A previsão do envelhecimento é baseada em cálculos das probabilidades dos transístores PMOS terem uma polarização negativa em VGS, na modelação das correspondentes variações em Vth para cada transístor e nas simulações SPICE para medir a degradação na performance. A automatização da metodologia é materializada numa nova ferramenta de software chamada AgingCalc, desenvolvida no âmbito desta tese de mestrado. A metodologia de previsão de envelhecimento proposta é demonstrada através de simulações em circuitos de referência em tecnologias de 130nm a 16nm, usando modelos PTM.

Advisors/Committee Members: Semião, Jorge Filipe Leal Costa.

Subjects/Keywords: Circuitos integrados; Previsão de envelhecimento

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APA (6^th Edition):

Pachito, J. d. S. (2012). Metodologia para prever o envelhecimento de circuitos digitais. (Thesis). RCAAP. Retrieved from http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/3250

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Chicago Manual of Style (16^th Edition):

Pachito, Jakson dos Santos. “Metodologia para prever o envelhecimento de circuitos digitais.” 2012. Thesis, RCAAP. Accessed April 13, 2021. http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/3250.

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MLA Handbook (7^th Edition):

Pachito, Jakson dos Santos. “Metodologia para prever o envelhecimento de circuitos digitais.” 2012. Web. 13 Apr 2021.

Vancouver:

Pachito JdS. Metodologia para prever o envelhecimento de circuitos digitais. [Internet] [Thesis]. RCAAP; 2012. [cited 2021 Apr 13]. Available from: http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/3250.

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Council of Science Editors:

Pachito JdS. Metodologia para prever o envelhecimento de circuitos digitais. [Thesis]. RCAAP; 2012. Available from: http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/3250

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6. Reyes Aspé, Francisco Esteban. Simulation tool development for semiconductor devices based on drift-diffusion and Monte Carlo.

Degree: 2015, Universidad de Chile

URL: http://repositorio.uchile.cl/handle/2250/137791

► Las simulaciones computacionales son un importante recurso para ayudar en el diseño y a entender el funcionamiento de dispositivos semiconductores de una forma rápida y… (more)

▼ Las simulaciones computacionales son un importante recurso para ayudar en el diseño y a entender el funcionamiento de dispositivos semiconductores de una forma rápida y económica, por lo que se han desarrollado diversas herramientas de simulación, tanto comerciales como libres. No obstante, diversos centros de investigación y universidades han optado por desarrollar programas propios, lo que les permite tener continuidad en el desarrollo, control y mayor entendimiento de los fenómenos simulados. Bajo esta misma idea, el presente trabajo tiene como objetivo desarrollar herramientas de simulación para materiales y dispositivos semiconductores, centrado principalmente en el problema en dos dimensiones, y que tenga la flexibilidad suficiente para propósitos prácticos de diseño y educacionales, sirviendo además como un punto de partida para trabajos futuros. Para cumplir el objetivo mencionado, se implementaron dos modelos clásicos de simulación: Arrastre-Difusión o DD (Drift-Diffusion) y Monte Carlo o MC (que resuelve la ecuacion de transporte de Boltzmann). Dichos modelos tienen diferentes grados de precisión, capacidades y costos computacionales, cubriendo así un gran rango de dispositivos y necesidades. Para ambos, se utilizó una malla no estructurada de Voronoi, para cuya generación se presenta un algoritmo basado en la triangulación de Delaunay, lo que permite la descripción de diversas topologías. Ambos modelos fueron incluidos en un mismo programa escrito en MATLAB, con una interfaz basada en archivos de texto de alto nivel que permite el uso casi indistinto entre uno u otro, característica que le da otorga una mayor flexibilidad y simpleza. La realización de distintas pruebas numéricas y comparaciones con la literatura y otras referencias, permitieron verificar el apropiado funcionamiento de los métodos y mostrar distintas características de éstos. En particular, para DD se constató la superioridad Newton-Raphson (NRM) sobre Gummel, y de el esquema de estabilización de Schaffeter-Gummel (SG) sobre Aguas Arriba. Para MC, se desarrollaron distintas técnicas para que el método fuese coherente con la malla no estructurada y topologías generalizadas. Además, se compararon DD y MC, mostrando sus diferencias en congruencia con la literatura. El modelo de DD implementado es resuelto usando Volumenes Finitos y el método de NRM, que otorga buenas características de convergencia. Para la estabilización, se utilizó la discretización de SG. Modelos básicos de movilidad, heterojunturas y condiciones de borde, fueron incluidos para extender la versatilidad del método y establecer ideas para futuras mejoras. El método de Monte Carlo implementado en esta instancia, incluye fuentes básicas de dispersión y utiliza bandas analíticas esféricas o elípticas con no-parabolicidad para electrones. En cambio, para huecos, sólo simples modelos parabólicos e isotrópicos fueron considerados. Finalmente, fueron señaladas las limitaciones más relevantes del programa y los posibles modelos para paliarlas. Esto, junto con el resto del…

Subjects/Keywords: Semiconductores; Circuitos integrados; Drift-Diffusion

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APA (6^th Edition):

Reyes Aspé, F. E. (2015). Simulation tool development for semiconductor devices based on drift-diffusion and Monte Carlo. (Thesis). Universidad de Chile. Retrieved from http://repositorio.uchile.cl/handle/2250/137791

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Chicago Manual of Style (16^th Edition):

Reyes Aspé, Francisco Esteban. “Simulation tool development for semiconductor devices based on drift-diffusion and Monte Carlo.” 2015. Thesis, Universidad de Chile. Accessed April 13, 2021. http://repositorio.uchile.cl/handle/2250/137791.

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MLA Handbook (7^th Edition):

Reyes Aspé, Francisco Esteban. “Simulation tool development for semiconductor devices based on drift-diffusion and Monte Carlo.” 2015. Web. 13 Apr 2021.

Vancouver:

Reyes Aspé FE. Simulation tool development for semiconductor devices based on drift-diffusion and Monte Carlo. [Internet] [Thesis]. Universidad de Chile; 2015. [cited 2021 Apr 13]. Available from: http://repositorio.uchile.cl/handle/2250/137791.

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Council of Science Editors:

Reyes Aspé FE. Simulation tool development for semiconductor devices based on drift-diffusion and Monte Carlo. [Thesis]. Universidad de Chile; 2015. Available from: http://repositorio.uchile.cl/handle/2250/137791

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7. Hinojo Montero, José María. Diseño de circuitos electrónicos de ultra-bajo consumo en tecnologías nanométricas.

Degree: 2016, Universidad de Sevilla

URL: http://hdl.handle.net/11441/52366

► The continuous downscaling of semiconductor fabrication processes, which was predicted by PhD. Moore in 1965, have had a great impact in the development of nowadays… (more)

▼ The continuous downscaling of semiconductor fabrication processes, which was predicted by PhD. Moore in 1965, have had a great impact in the development of nowadays integrated electronics. The reduction of transistor size has allowed, on one hand, the integration of more devices in the same área, increasing the integration density, while, on the other hand, has led to the reduction of fabrication costs, making the final product cheaper and accessible. However, this increase in the functionality of a single integrated circuit entails greater complexity in the generation and distribution of the different biasing voltages needed throughout one chip. Thus, as more different systems are integrated in the same chip, more different biasing domains coexists in it, leading several different requirements of noise, regulation and/or stability that need to be satisfied simultaneously. Therefore, power management circuits have been acquiring greater significance as technology downscales, reaching its maximum nowadays, when the nanoscale had taken those issues to its culmen. Linear regulators, and more concretely, low-dropout linear regulators, are an essential block in any power management system, able to generate precise and extremely-stable low-noise biasing voltages what make them the ideal choice for extremely biasing-sensitive circuits such as analog or radio-frequency systems. In addition to this, low-dropout linear regulators can be completely integrated without needing any external device, what translates to expenses and area savings. For all these reasons, low-dropout linear regulators have been lately acquiring extensive attention from the scientific community. However, those circuits also have some disadvantages, indeed, the maximum theoretical efficiency that can be achieved though low-dropout linear regulators is lower than switched capacitor or inductor-based solutions efficiency. In addition to this, as internal compensation is required, the system’s dominant pole is given by an internal node, making the non-dominant pole to be fixed by the charge. This leads to a great stability concern as charge variations translate to a frequency displacement of the non-dominant pole that degrades the whole system phase margin. In accordance with previously described issues, this research has been focused on the study of minimum-quiescent consumption internally compensated low-dropout linear regulators (LDO). The first objective of this research is the proposal of low-voltage high-performance LDO structures that do not increase quiescent consumption. Thus, the Flipped Voltage Follower cell has been proposed as regulator due to its inherent low output impedance, great stability and simplicity. The second aim of this research has been the proposal of simple compensation schemes that allow full-operation range stability. So that, a classical Miller compensation based scheme where a replica circuit dynamically adjust the charge resistance has been proposed. Finally, in order to minimize quiescent consumption of LDOs regulators… Advisors/Committee Members: Torralba Silgado, Antonio Jesús (advisor), Luján Martínez, Clara Isabel (advisor), Universidad de Sevilla. Departamento de Ingeniería Electrónica (affiliation), Universidad de Sevilla. TIC192: Ingeniería Electrónica (group).

Subjects/Keywords: Diseño microelectrónico; Circuitos integrados

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APA (6^th Edition):

Hinojo Montero, J. M. (2016). Diseño de circuitos electrónicos de ultra-bajo consumo en tecnologías nanométricas. (Thesis). Universidad de Sevilla. Retrieved from http://hdl.handle.net/11441/52366

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Chicago Manual of Style (16^th Edition):

Hinojo Montero, José María. “Diseño de circuitos electrónicos de ultra-bajo consumo en tecnologías nanométricas.” 2016. Thesis, Universidad de Sevilla. Accessed April 13, 2021. http://hdl.handle.net/11441/52366.

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MLA Handbook (7^th Edition):

Hinojo Montero, José María. “Diseño de circuitos electrónicos de ultra-bajo consumo en tecnologías nanométricas.” 2016. Web. 13 Apr 2021.

Vancouver:

Hinojo Montero JM. Diseño de circuitos electrónicos de ultra-bajo consumo en tecnologías nanométricas. [Internet] [Thesis]. Universidad de Sevilla; 2016. [cited 2021 Apr 13]. Available from: http://hdl.handle.net/11441/52366.

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Council of Science Editors:

Hinojo Montero JM. Diseño de circuitos electrónicos de ultra-bajo consumo en tecnologías nanométricas. [Thesis]. Universidad de Sevilla; 2016. Available from: http://hdl.handle.net/11441/52366

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8. Cortés Giraldo, Miguel Antonio. Desarrollos y aplicaciones de GEANT4 para radioterapia y microdosimetría en detectores y circuitos integrados.

Degree: 2011, Universidad de Sevilla

URL: http://hdl.handle.net/11441/15762

► El objetivo general de este proyecto es abrir nuevas líneas de investigación en el Departamento de Física Atómica, Molecular y Nuclear de la Universidad de… (more)

Subjects/Keywords: Radioterápia; Detectores; Circuitos integrados

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APA (6^th Edition):

Cortés Giraldo, M. A. (2011). Desarrollos y aplicaciones de GEANT4 para radioterapia y microdosimetría en detectores y circuitos integrados. (Thesis). Universidad de Sevilla. Retrieved from http://hdl.handle.net/11441/15762

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Chicago Manual of Style (16^th Edition):

Cortés Giraldo, Miguel Antonio. “Desarrollos y aplicaciones de GEANT4 para radioterapia y microdosimetría en detectores y circuitos integrados.” 2011. Thesis, Universidad de Sevilla. Accessed April 13, 2021. http://hdl.handle.net/11441/15762.

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MLA Handbook (7^th Edition):

Cortés Giraldo, Miguel Antonio. “Desarrollos y aplicaciones de GEANT4 para radioterapia y microdosimetría en detectores y circuitos integrados.” 2011. Web. 13 Apr 2021.

Vancouver:

Cortés Giraldo MA. Desarrollos y aplicaciones de GEANT4 para radioterapia y microdosimetría en detectores y circuitos integrados. [Internet] [Thesis]. Universidad de Sevilla; 2011. [cited 2021 Apr 13]. Available from: http://hdl.handle.net/11441/15762.

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Council of Science Editors:

Cortés Giraldo MA. Desarrollos y aplicaciones de GEANT4 para radioterapia y microdosimetría en detectores y circuitos integrados. [Thesis]. Universidad de Sevilla; 2011. Available from: http://hdl.handle.net/11441/15762

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9. Oliveira Netto, Renan. Aceleração da legalização incremental mediante o uso de árvores espaciais.

Degree: 2017, Brazil

URL: https://repositorio.ufsc.br/xmlui/handle/123456789/176785

►

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2017.

Na síntese física de circuitos integrados,… (more)

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Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2017.

Na síntese física de circuitos integrados, a etapa de legalização é responsável por remover sobreposições de células e alinhá-las com as linhas e colunas do circuito, enquanto minimiza o deslocamento das células. Esta etapa é aplicada não somente após o posicionamento global, mas também após etapas de otimização incremental tais como posicionamento incremental guiado por atraso, gate sizing e inserção de buffers. Quando utilizada em técnicas de otimização incremental, a legalização pode ser aplicada como um passo final, após cada iteração da otimização,ou de maneira incremental, após cada transformação no posicionamento. Infelizmente, técnicas recentes de legalização incremental utilizam estruturas de dados que não são adequadas para o armazenamento de informações sobre geometrias. Além disso, apesar de diferentes estratégias de legalização serem utilizadas por diferentes trabalhos de otimização incremental, estes trabalhos não apresentam resultados quantitativos do impacto destas estratégias no tempo de execução e qualidade da solução final. Este trabalho propõe uma técnica de legalização incremental utilizando uma estrutura de dados chamada R-tree, projetada para o armazenamento de informações sobre geometrias, permitindo buscas espaciais rápidas. A técnica proposta foi comparada atécnicas do estado da arte em legalização incremental, assim como às estratégias de legalização final e iterativa. Os resultados experimentais mostram que a técnica proposta é pelo menos 6 vezes mais rápida e realiza o mesmo número de legalizações quando comparado a outras técnicas de legalização incremental do estado da arte. Além disso, o algoritmo proposto é mais rápido que as estratégias de legalização final e iterativa, enquanto resulta em uma solução com perfil de densidade e comprimento das interconexões semelhante.

Abstract : In the physical synthesis of digital circuits, circuit legalization removes overlaps and keeps cell alignment with circuit rows and sites while minimizing total cell displacement. Legalization is applied not only after global placement, but also after incremental optimization steps like incremental timing-driven placement, gate sizing, and buffer insertion. In the case of incremental optimization techniques, the legalization stepcan be applied as a final step, after each optimization iteration or incrementally, after each cell movement. Unfortunately, recent incremental legalization techniques employ data structures that are not suitable for handling geometry information. In addition, despite different legalization strategies are used by different works on incremental optimization, those works do not present quantitative results on how those strategies impact on the runtime and quality of the final solution. This work proposes a new legalization technique that relies on an R-tree, a data structure tailored to efficient geometry information…

Advisors/Committee Members: Universidade Federal de Santa Catarina, Güntzel, José Luís Almada.

Subjects/Keywords: Computação; Otimização; Circuitos integrados

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APA (6^th Edition):

Oliveira Netto, R. (2017). Aceleração da legalização incremental mediante o uso de árvores espaciais. (Masters Thesis). Brazil. Retrieved from https://repositorio.ufsc.br/xmlui/handle/123456789/176785

Chicago Manual of Style (16^th Edition):

Oliveira Netto, Renan. “Aceleração da legalização incremental mediante o uso de árvores espaciais.” 2017. Masters Thesis, Brazil. Accessed April 13, 2021. https://repositorio.ufsc.br/xmlui/handle/123456789/176785.

MLA Handbook (7^th Edition):

Oliveira Netto, Renan. “Aceleração da legalização incremental mediante o uso de árvores espaciais.” 2017. Web. 13 Apr 2021.

Vancouver:

Oliveira Netto R. Aceleração da legalização incremental mediante o uso de árvores espaciais. [Internet] [Masters thesis]. Brazil; 2017. [cited 2021 Apr 13]. Available from: https://repositorio.ufsc.br/xmlui/handle/123456789/176785.

Council of Science Editors:

Oliveira Netto R. Aceleração da legalização incremental mediante o uso de árvores espaciais. [Masters Thesis]. Brazil; 2017. Available from: https://repositorio.ufsc.br/xmlui/handle/123456789/176785

10. Ribeiro, T. A. Impacto da rotação do substrato sobre as características elétricas de FINFETS de porta tripla.

Degree: 2016, Brazil

URL: https://doi.org/10.31414/EE.2016.D.127643

Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário FEI, São Bernardo do Campo, 2016. Advisors/Committee Members: Pavanello, M. A..

Subjects/Keywords: Circuitos integrados; Tecnologia FinFet

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APA (6^th Edition):

Ribeiro, T. A. (2016). Impacto da rotação do substrato sobre as características elétricas de FINFETS de porta tripla. (Masters Thesis). Brazil. Retrieved from https://doi.org/10.31414/EE.2016.D.127643

Chicago Manual of Style (16^th Edition):

Ribeiro, T A. “Impacto da rotação do substrato sobre as características elétricas de FINFETS de porta tripla.” 2016. Masters Thesis, Brazil. Accessed April 13, 2021. https://doi.org/10.31414/EE.2016.D.127643.

MLA Handbook (7^th Edition):

Ribeiro, T A. “Impacto da rotação do substrato sobre as características elétricas de FINFETS de porta tripla.” 2016. Web. 13 Apr 2021.

Vancouver:

Ribeiro TA. Impacto da rotação do substrato sobre as características elétricas de FINFETS de porta tripla. [Internet] [Masters thesis]. Brazil; 2016. [cited 2021 Apr 13]. Available from: https://doi.org/10.31414/EE.2016.D.127643.

Council of Science Editors:

Ribeiro TA. Impacto da rotação do substrato sobre as características elétricas de FINFETS de porta tripla. [Masters Thesis]. Brazil; 2016. Available from: https://doi.org/10.31414/EE.2016.D.127643

Universidade Estadual de Campinas

11. Souza, Manoel Francisco de. Gerador automatico de mascaras de processo para confecção de circuitos integrados : sistema de posicionamento digital.

Degree: Faculdade de Engenharia de Campinas; Programa de Pós-Graduação em Engenharia Elétrica, 1981, Universidade Estadual de Campinas

URL: SOUZA, Manoel Francisco de. Gerador automatico de mascaras de processo para confecção de circuitos integrados: sistema de posicionamento digital. 1981. 1v. (varias paginações). Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/260410>. Acesso em: 16 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/260410

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Orientador : Carlos Ignacio Mammana

Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas

Made available in DSpace on 2018-07-16T10:09:28Z (GMT). No.… (more)

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Orientador : Carlos Ignacio Mammana

Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas

Made available in DSpace on 2018-07-16T10:09:28Z (GMT). No. of bitstreams: 1 Souza_ManoelFranciscode_M.pdf: 11154507 bytes, checksum: 14f8a62e9ca67b68b1862782ccde9f5c (MD5) Previous issue date: 1981

Resumo: A litografia faz parte do conjunto de técnicas que concorrem para a fabricação de circuitos integrados em microeletrônica. Dentro do campo da litografia, a chamada litografia óptica é a técnica melhor estabelecida e a mais difundida. Seu uso implica na utilização de máscaras durante o processo de fotogravação. Essas máscaras podem ser obtidas a partir de reduções fotográficas de artes finais confeccionadas em "Rubylith" ou fotolito contendo a representação ampliada (100 a 200 vezes) das configurações desejadas. Neste trabalho é descrita a implantação de um sistema automático de desenho (SAD) para ser utilizado na geração dessas artes finais, tanto em "Rubylith" como em fotolito. O SAD é apresentado contendo três elementos: o de "hardware", o de "software" e o de óptica. O Elemento de "Hardware" além do controle elétrico engloba as partes mecânicas dos equipamentos, que compõem o SAD: coordenatógrafo com motivos de passo, adaptador de ferramenta de corte ou desenho ao coordenatógrafo, console, bastidor e leitora de fita de papel. O Elemento de "Software" engloba as sequências de instruções reconhecíveis pelo Elemento de Hardware" para gerar os desenhos desejados (PROGRAMAS DE DESENHO) e os programas (PROGRAMAS DE INTERFACE) que servem como meio de tradução dos dados de artes finais gerados por computador para a forma de PROGRAMAS DE DESENHO. O Elemento de óptica engloba ,a parte óptica do sistema para sensibilização de fotolito: uma fonte luminosa conectada a um módulo projetor por meio de um cabo de fibras ópticas

Not informed

Mestrado

Mestre em Engenharia Elétrica

Advisors/Committee Members: UNIVERSIDADE ESTADUAL DE CAMPINAS, Mammana, Carlos Ignacio Zamitti, 1941-, Mammana, Carlos Ignacio.

Subjects/Keywords: Circuitos integrados

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APA (6^th Edition):

Souza, M. F. d. (1981). Gerador automatico de mascaras de processo para confecção de circuitos integrados : sistema de posicionamento digital. (Masters Thesis). Universidade Estadual de Campinas. Retrieved from SOUZA, Manoel Francisco de. Gerador automatico de mascaras de processo para confecção de circuitos integrados: sistema de posicionamento digital. 1981. 1v. (varias paginações). Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/260410>. Acesso em: 16 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/260410

Chicago Manual of Style (16^th Edition):

Souza, Manoel Francisco de. “Gerador automatico de mascaras de processo para confecção de circuitos integrados : sistema de posicionamento digital.” 1981. Masters Thesis, Universidade Estadual de Campinas. Accessed April 13, 2021. SOUZA, Manoel Francisco de. Gerador automatico de mascaras de processo para confecção de circuitos integrados: sistema de posicionamento digital. 1981. 1v. (varias paginações). Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/260410>. Acesso em: 16 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/260410.

MLA Handbook (7^th Edition):

Souza, Manoel Francisco de. “Gerador automatico de mascaras de processo para confecção de circuitos integrados : sistema de posicionamento digital.” 1981. Web. 13 Apr 2021.

Vancouver:

Souza MFd. Gerador automatico de mascaras de processo para confecção de circuitos integrados : sistema de posicionamento digital. [Internet] [Masters thesis]. Universidade Estadual de Campinas; 1981. [cited 2021 Apr 13]. Available from: SOUZA, Manoel Francisco de. Gerador automatico de mascaras de processo para confecção de circuitos integrados: sistema de posicionamento digital. 1981. 1v. (varias paginações). Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/260410>. Acesso em: 16 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/260410.

Council of Science Editors:

Souza MFd. Gerador automatico de mascaras de processo para confecção de circuitos integrados : sistema de posicionamento digital. [Masters Thesis]. Universidade Estadual de Campinas; 1981. Available from: SOUZA, Manoel Francisco de. Gerador automatico de mascaras de processo para confecção de circuitos integrados: sistema de posicionamento digital. 1981. 1v. (varias paginações). Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/260410>. Acesso em: 16 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/260410

12. Nogueira, Camila Peixoto da Silva Madeira. Análise comparativa entre interconexões de nanotubo de carbono e interconexões de cobre para circuitos GSI/TSI.

Degree: 2012, Brazil

URL: http://repositorio.unb.br/handle/10482/12636

►

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2012.

Nesta dissertação será realizado o estudo de nanotubos de carbono como possíveis substitutos… (more)

Subjects/Keywords: Nanotecnologia; Circuitos integrados - desempenho; Transistores

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APA (6^th Edition):

Nogueira, C. P. d. S. M. (2012). Análise comparativa entre interconexões de nanotubo de carbono e interconexões de cobre para circuitos GSI/TSI. (Masters Thesis). Brazil. Retrieved from http://repositorio.unb.br/handle/10482/12636

Chicago Manual of Style (16^th Edition):

Nogueira, Camila Peixoto da Silva Madeira. “Análise comparativa entre interconexões de nanotubo de carbono e interconexões de cobre para circuitos GSI/TSI.” 2012. Masters Thesis, Brazil. Accessed April 13, 2021. http://repositorio.unb.br/handle/10482/12636.

MLA Handbook (7^th Edition):

Nogueira, Camila Peixoto da Silva Madeira. “Análise comparativa entre interconexões de nanotubo de carbono e interconexões de cobre para circuitos GSI/TSI.” 2012. Web. 13 Apr 2021.

Vancouver:

Nogueira CPdSM. Análise comparativa entre interconexões de nanotubo de carbono e interconexões de cobre para circuitos GSI/TSI. [Internet] [Masters thesis]. Brazil; 2012. [cited 2021 Apr 13]. Available from: http://repositorio.unb.br/handle/10482/12636.

Council of Science Editors:

Nogueira CPdSM. Análise comparativa entre interconexões de nanotubo de carbono e interconexões de cobre para circuitos GSI/TSI. [Masters Thesis]. Brazil; 2012. Available from: http://repositorio.unb.br/handle/10482/12636

13. Guimarães, Hélder Henrique. Caracterização elétrica de dispositivos e circuitos integrados.

Degree: 2008, Brazil

URL: http://repositorio.unb.br/handle/10482/3384

►

Dissertação (mestrado)—Universidade de Brasília, Faculdade de Tecnologia, Departamento de Engenharia Elétrica, 2008.

Neste trabalho foi desenvolvido e implementado um modelo de estrutura para caracterização e… (more)

Subjects/Keywords: Circuitos integrados

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APA (6^th Edition):

Guimarães, H. H. (2008). Caracterização elétrica de dispositivos e circuitos integrados. (Masters Thesis). Brazil. Retrieved from http://repositorio.unb.br/handle/10482/3384

Chicago Manual of Style (16^th Edition):

Guimarães, Hélder Henrique. “Caracterização elétrica de dispositivos e circuitos integrados.” 2008. Masters Thesis, Brazil. Accessed April 13, 2021. http://repositorio.unb.br/handle/10482/3384.

MLA Handbook (7^th Edition):

Guimarães, Hélder Henrique. “Caracterização elétrica de dispositivos e circuitos integrados.” 2008. Web. 13 Apr 2021.

Vancouver:

Guimarães HH. Caracterização elétrica de dispositivos e circuitos integrados. [Internet] [Masters thesis]. Brazil; 2008. [cited 2021 Apr 13]. Available from: http://repositorio.unb.br/handle/10482/3384.

Council of Science Editors:

Guimarães HH. Caracterização elétrica de dispositivos e circuitos integrados. [Masters Thesis]. Brazil; 2008. Available from: http://repositorio.unb.br/handle/10482/3384

Universidad de Chile

14. Benavente Martínez, Diego. Desarrollo y aplicación de metodología para la evaluación de técnicas de reducción de potencia dinámica en circuitos integrados.

Degree: 2020, Universidad de Chile

URL: http://repositorio.uchile.cl/handle/2250/175683

► En la industria de semiconductores actual existe una gran demanda por productos de bajo consumo debido al constante desarrollo de la tecnología móvil, así como… (more)

▼ En la industria de semiconductores actual existe una gran demanda por productos de bajo consumo debido al constante desarrollo de la tecnología móvil, así como aplicaciones con restricciones fuertes de potencia como la computación de alto rendimiento en grandes centros de datos [11]. Por lo tanto, hay una necesidad de producir herramientas EDA (Electronic Design Automation) que optimicen el consumo de potencia de los futuros chips, aplicando técnicas de reducción que apuntan a corregir aspectos cada vez más sutiles en los que se encuentra que se desperdicia energía. Dado que el diseño y fabricación de circuitos integrados es un esfuerzo que requiere de grandes cantidades recursos humanos y económicos, existe un alto nivel de interés por evaluar estos métodos tanto en términos de su efectividad como efecto en otras métricas de calidad de resultados. En el presente trabajo se desarrolla una metodología de evaluación basada en la implemen- tación y simulación de un diseño de pruebas desde su descripción en RTL (Register-Transfer Level) hasta obtener el layout del circuito. Además, se cumple con una serie de requerimientos como permitir la modificación del diseño, flujo de implementación, estímulos de simulación y entregar la mayor flexibilidad en cuanto a instrumentalización para realizar distintos tipos de análisis. Para lograr esto se utiliza el proyecto OpenPiton que consiste en el diseño de un pro- cesador manycore de código abierto. Se genera el flujo de implementación en las herramientas de síntesis que se desea evaluar, asi como flujos de análisis de potencia con herramientas de sign-off especializadas y simulación Full Timing Gate Level de la cual se obtienen datos de actividad de la mayor precisión que se utilizan como referencia en la metodología. Para finalizar se aplica la metodología a dos casos de estudio donde el primero consiste en evaluar el desempeño de un estimador de glitch para la herramienta de síntesis en donde se encuentra que la correlación de actividad de glitch del simulador con respecto a la estimada es alta con un error promedio de 0.04%, y que, sin embargo, la correlación de potencia es baja con un error promedio de 67.68%. Luego para el segundo caso, en el que se evalúan técnicas asociadas a self gating se obtuvo una reducción de potencia de 9.44% al aplicar selección automática de compuerta detectora con un incremento de 1.31% en cobertura de self gating, y al aplicar un flujo alternativo de análisis de potencia se obtiene una disminución promedio de 35.01% en el tiempo que las self gates están activas con una disminución en el error de propagación del 52.65% en promedio, un aumento de cobertura de 4.34% y una reducción de 6.42% de la potencia dinámica.

Subjects/Keywords: Microelectrónica; Circuitos integrados; Evaluación

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APA (6^th Edition):

Benavente Martínez, D. (2020). Desarrollo y aplicación de metodología para la evaluación de técnicas de reducción de potencia dinámica en circuitos integrados. (Thesis). Universidad de Chile. Retrieved from http://repositorio.uchile.cl/handle/2250/175683

Note: this citation may be lacking information needed for this citation format:
Not specified: Masters Thesis or Doctoral Dissertation

Chicago Manual of Style (16^th Edition):

Benavente Martínez, Diego. “Desarrollo y aplicación de metodología para la evaluación de técnicas de reducción de potencia dinámica en circuitos integrados.” 2020. Thesis, Universidad de Chile. Accessed April 13, 2021. http://repositorio.uchile.cl/handle/2250/175683.

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Not specified: Masters Thesis or Doctoral Dissertation

MLA Handbook (7^th Edition):

Benavente Martínez, Diego. “Desarrollo y aplicación de metodología para la evaluación de técnicas de reducción de potencia dinámica en circuitos integrados.” 2020. Web. 13 Apr 2021.

Vancouver:

Benavente Martínez D. Desarrollo y aplicación de metodología para la evaluación de técnicas de reducción de potencia dinámica en circuitos integrados. [Internet] [Thesis]. Universidad de Chile; 2020. [cited 2021 Apr 13]. Available from: http://repositorio.uchile.cl/handle/2250/175683.

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Not specified: Masters Thesis or Doctoral Dissertation

Council of Science Editors:

Benavente Martínez D. Desarrollo y aplicación de metodología para la evaluación de técnicas de reducción de potencia dinámica en circuitos integrados. [Thesis]. Universidad de Chile; 2020. Available from: http://repositorio.uchile.cl/handle/2250/175683

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Not specified: Masters Thesis or Doctoral Dissertation

Universidad de Las Palmas de Gran Canaria

15. Ramos Valido, Dailos. Aportaciones al diseño de circuitos de wake-up de ultra bajo consumo para redes de sensores inalámbricas.

Degree: 2017, Universidad de Las Palmas de Gran Canaria

URL: http://hdl.handle.net/10553/54035

► Esta tesis se fundamenta en el estudio de receptores de wake-up para redes de sensores inalámbricas (WSN), puesto que en estos últimos años está siendo… (more)

▼ Esta tesis se fundamenta en el estudio de receptores de wake-up para redes de sensores inalámbricas (WSN), puesto que en estos últimos años está siendo un área de bastante interés. Una red de sensores inalámbricos captura información del entorno, la procesa y la comunica inalámbricamente. Están compuestas por nodos de coste reducido y sobre todo con un consumo muy bajo, porque generalmente se alimentan con baterías que tienen un tiempo de vida limitado. Un nodo se compone de una antena, un conmutador, un correlador que reconoce la señal patrón de identificador del nodo, un microcontrolador, una radio de altas prestaciones, sensores, una batería y un receptor de wake-up (WUR). Como se ha visto, dentro del nodo está el WUR, que es el circuito de interés en esta tesis. Esta parte es importante para reducir el consumo en el nodo porque por lo general los nodos transmiten o reciben información pocas veces y, además, las transmisiones son de pocos bits por segundo. A diferencia de otras estrategias, el WUR está siempre activo a la escucha. Existen diferentes arquitecturas de receptores WUR por lo que se han analizado y finalmente seleccionado las de interés. En los primeros diseños se utilizan circuitos discretos y luego se pasa a realizar diseños que tienen todos los componentes integrados. Se ha estudiado la arquitectura de detector de envolvente por su consumo reducido y a partir de esta se han realizado variantes como son incorporar bloques amplificadores para mejorar la sensibilidad. La otra arquitectura estudiada es la de frecuencia intermedia incierta ya que consigue buenas sensibilidades con consumos ajustados. En los diseños se ha buscado optimizar la sensibilidad y reducir el consumo. Advisors/Committee Members: Del Pino Suárez, Francisco Javier (advisor), Lalchand Khemchandani, Sunil (advisor), Instituto Universitario de Microelectrónica Aplicada (IUMA) (centro), Programa Oficial de Doctorado en Tecnologías de Telecomunicación (programa).

Subjects/Keywords: 220307 Circuitos integrados; Redes inalámbricas

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APA (6^th Edition):

Ramos Valido, D. (2017). Aportaciones al diseño de circuitos de wake-up de ultra bajo consumo para redes de sensores inalámbricas. (Thesis). Universidad de Las Palmas de Gran Canaria. Retrieved from http://hdl.handle.net/10553/54035

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Not specified: Masters Thesis or Doctoral Dissertation

Chicago Manual of Style (16^th Edition):

Ramos Valido, Dailos. “Aportaciones al diseño de circuitos de wake-up de ultra bajo consumo para redes de sensores inalámbricas.” 2017. Thesis, Universidad de Las Palmas de Gran Canaria. Accessed April 13, 2021. http://hdl.handle.net/10553/54035.

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Not specified: Masters Thesis or Doctoral Dissertation

MLA Handbook (7^th Edition):

Ramos Valido, Dailos. “Aportaciones al diseño de circuitos de wake-up de ultra bajo consumo para redes de sensores inalámbricas.” 2017. Web. 13 Apr 2021.

Vancouver:

Ramos Valido D. Aportaciones al diseño de circuitos de wake-up de ultra bajo consumo para redes de sensores inalámbricas. [Internet] [Thesis]. Universidad de Las Palmas de Gran Canaria; 2017. [cited 2021 Apr 13]. Available from: http://hdl.handle.net/10553/54035.

Note: this citation may be lacking information needed for this citation format:
Not specified: Masters Thesis or Doctoral Dissertation

Council of Science Editors:

Ramos Valido D. Aportaciones al diseño de circuitos de wake-up de ultra bajo consumo para redes de sensores inalámbricas. [Thesis]. Universidad de Las Palmas de Gran Canaria; 2017. Available from: http://hdl.handle.net/10553/54035

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Not specified: Masters Thesis or Doctoral Dissertation

16. Ramos, Elias de Almeida. Posicionamento de células em FPGAs chaotic place.

Degree: 2018, Brazil

URL: http://hdl.handle.net/10183/188048

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O posicionamento de componentes em um circuito integrado é de vital importância para um projeto físico de qualidade. O posicionamento deste trabalho parte de um… (more)

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O posicionamento de componentes em um circuito integrado é de vital importância para um projeto físico de qualidade. O posicionamento deste trabalho parte de um posicionador global de células para Field Programmable Gate array (FPGAs) baseado em algoritmos provenientes da Teoria dos Sistemas Dinâmicos não Lineares, também conhecidos como Sistemas Caóticos. Nossa metodologia consiste em utilizar uma versão simplificada do Posicionamento Analítico não linear, que utiliza a função LOG-SUM-EXP como função custo (para minimizar o comprimento dos fios entre as células). Enquanto o posicionamento usual trabalha em duas dimensões, nossa metodologia realiza a otimização das distâncias entre as células em apenas uma dimensão, para depois obter o levantamento dos pontos em duas dimensões gerando o posicionamento global. Para isso utilizamos uma Rede Neural de Hopfield para realizar a otimização das distâncias entre células. A estrutura bidimensional final do posicionamento será obtida através do uso do Teorema de Takens. Os experimentos mostraram resultados satisfatórios em relação ao estado da arte, onde foi diminuído o Half-perimeter-wire-length (HPWL) além de ser obtida uma redução da área utilizada em um FPGA. Os resultados mostram entre 5% a 6% de diminuição do HPWL em comparação com o estado da arte para FPGAs homogêneos.

The placement of components in an integrated circuit is of vital importance for a quality physical design. The placement in this work starts by a global cell placement for Field Programmable Gate Array (FPGAs) based on algorithms from the Dynamic Nonlinear Systems Theory, also known as Chaotic Systems. Our methodology is to use a simplified version of Non-linear Analytical Placement, which uses the LOG-SUM-EXP function as a cost function (to minimize the length of the wires between cells). While the usual placement works in two dimensions, our methodology accomplishes the optimization of the distances between the cells in only one dimension, to then obtain the survey of the points in two dimensions generating the global placement. For this we use a Hopfield Neural Network to perform the optimization of distances between cells. The final two-dimensional structure of the placement is obtained through the use of Takens's Theorem. The experiments showed satisfactory results in relation to the state of the art, where the Half-perimeter-wire-length HPWL was reduced in addition to obtaining a reduction of the area used in an FPGA. The results show between 5% to 6% decrease of HPWL compared to the state of the art for homogeneous FPGAs

Advisors/Committee Members: Reis, Ricardo Augusto da Luz.

Subjects/Keywords: Microeletrônica; Circuitos integrados; Fpga

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APA (6^th Edition):

Ramos, E. d. A. (2018). Posicionamento de células em FPGAs chaotic place. (Masters Thesis). Brazil. Retrieved from http://hdl.handle.net/10183/188048

Chicago Manual of Style (16^th Edition):

Ramos, Elias de Almeida. “Posicionamento de células em FPGAs chaotic place.” 2018. Masters Thesis, Brazil. Accessed April 13, 2021. http://hdl.handle.net/10183/188048.

MLA Handbook (7^th Edition):

Ramos, Elias de Almeida. “Posicionamento de células em FPGAs chaotic place.” 2018. Web. 13 Apr 2021.

Vancouver:

Ramos EdA. Posicionamento de células em FPGAs chaotic place. [Internet] [Masters thesis]. Brazil; 2018. [cited 2021 Apr 13]. Available from: http://hdl.handle.net/10183/188048.

Council of Science Editors:

Ramos EdA. Posicionamento de células em FPGAs chaotic place. [Masters Thesis]. Brazil; 2018. Available from: http://hdl.handle.net/10183/188048

17. Oliveira, Vitor Coimbra de. Projeto de circuitos digitais sequenciais por algoritmos baseados em programação genética cartesiana em FPGA.

Degree: 2018, Brazil

URL: http://repositorio.unb.br/handle/10482/34118

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Dissertação (mestrado)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da Computação, 2018.

Técnicas de projeto de circuitos digitais atualmente se baseiam principalmente em… (more)

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Dissertação (mestrado)—Universidade de Brasília, Instituto de Ciências Exatas, Departamento de Ciência da Computação, 2018.

Técnicas de projeto de circuitos digitais atualmente se baseiam principalmente em métodos top-down, que utilizam um conjunto de regras e restrições para auxiliar a construção do projeto. Por conta disso, ainda há um espaço desconhecido de soluções para vários problemas. Algoritmos genéticos, por outro lado, constroem soluções utilizando uma metodologia bottom-up, e provaram-se úteis para problemas de alta complexidade e de otimização. Este trabalho propõe uma nova abordagem para o projeto de circuitos sequenciais utilizando algoritmos genéticos para explorar soluções fora do espaço alcançado atualmente pelo estado da arte. Trabalhos recentes têm um foco grande em evoluir apenas a parte combinacional dos circuitos sequenciais, ou seja, suas funções de transição e saída. Neste projeto, armazenamento e funcionalidade são ambos levados em conta, permitindo que a evolução use dos dois para alcançar seu objetivo. Os experimentos realizados nos circuitos básicos assíncronos, em ordem crescente de complexidade, latches SR, D, XOR, JK, D multiplexada, de duas portas e BILBO, e também nos circuitos síncronos flipflop D e paridade-2, mostram que é possível encontrar soluções inovadoras, algumas com características como melhor utilização de espaço, para esses tipos de circuito.

Current digital circuit design techniques are based on top-down methods, which depend on a set of rules and restrictions made to help the design process. Because of that, there is still an unknown space of solutions for many problems. Genetic algorithms, on the other hand, build solutions by using a bottom-up methodology and have proven themselves useful for high complexity and optimization problems. This work proposes a new approach to the design of sequential circuits by using genetic algorithms to explore solutions outside the design space currently reached by the state of the art. Recent works focus mainly on evolving the combinational part of a sequential circuit, that is, its transition and output functions. In this project, both the mechanism used for storing and its functionality are taken into account, allowing the genetic algorithm to manipulate both in its search. The experiments done on the basic asynchronous circuits, in increasing complexity, SR, D, XOR, JK, multiplexed D, two port and BILBO latches, and on the synchronous circuits D flip-flop and 2 bit parity circuits show that it is possible to find novel solutions, some with improvements such as better space usage, for these kinds of circuits.

Advisors/Committee Members: Lamar, Marcus Vinícius, Bordim, Jacir Luiz.

Subjects/Keywords: Algoritmos genéticos; Circuitos digitais; Circuitos integrados

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Oliveira, V. C. d. (2018). Projeto de circuitos digitais sequenciais por algoritmos baseados em programação genética cartesiana em FPGA. (Masters Thesis). Brazil. Retrieved from http://repositorio.unb.br/handle/10482/34118

Chicago Manual of Style (16^th Edition):

Oliveira, Vitor Coimbra de. “Projeto de circuitos digitais sequenciais por algoritmos baseados em programação genética cartesiana em FPGA.” 2018. Masters Thesis, Brazil. Accessed April 13, 2021. http://repositorio.unb.br/handle/10482/34118.

MLA Handbook (7^th Edition):

Oliveira, Vitor Coimbra de. “Projeto de circuitos digitais sequenciais por algoritmos baseados em programação genética cartesiana em FPGA.” 2018. Web. 13 Apr 2021.

Vancouver:

Oliveira VCd. Projeto de circuitos digitais sequenciais por algoritmos baseados em programação genética cartesiana em FPGA. [Internet] [Masters thesis]. Brazil; 2018. [cited 2021 Apr 13]. Available from: http://repositorio.unb.br/handle/10482/34118.

Council of Science Editors:

Oliveira VCd. Projeto de circuitos digitais sequenciais por algoritmos baseados em programação genética cartesiana em FPGA. [Masters Thesis]. Brazil; 2018. Available from: http://repositorio.unb.br/handle/10482/34118

18. Ruiz de Clavijo Vázquez, Paulino. Simulación lógica temporal de altas prestaciones y aplicación a la estimación del consumo de potencia y corriente en circuitos integrados CMOS-VLSI.

Degree: 2007, Universidad de Sevilla

URL: http://hdl.handle.net/11441/16052

► El primer capítulo está dedicado a la simulación y verificación temporal de circuitos VLSI en general, así como a los fundamentos en los que se… (more)

Subjects/Keywords: Circuitos integrados digitales

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APA (6^th Edition):

Ruiz de Clavijo Vázquez, P. (2007). Simulación lógica temporal de altas prestaciones y aplicación a la estimación del consumo de potencia y corriente en circuitos integrados CMOS-VLSI. (Thesis). Universidad de Sevilla. Retrieved from http://hdl.handle.net/11441/16052

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Chicago Manual of Style (16^th Edition):

Ruiz de Clavijo Vázquez, Paulino. “Simulación lógica temporal de altas prestaciones y aplicación a la estimación del consumo de potencia y corriente en circuitos integrados CMOS-VLSI.” 2007. Thesis, Universidad de Sevilla. Accessed April 13, 2021. http://hdl.handle.net/11441/16052.

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MLA Handbook (7^th Edition):

Ruiz de Clavijo Vázquez, Paulino. “Simulación lógica temporal de altas prestaciones y aplicación a la estimación del consumo de potencia y corriente en circuitos integrados CMOS-VLSI.” 2007. Web. 13 Apr 2021.

Vancouver:

Ruiz de Clavijo Vázquez P. Simulación lógica temporal de altas prestaciones y aplicación a la estimación del consumo de potencia y corriente en circuitos integrados CMOS-VLSI. [Internet] [Thesis]. Universidad de Sevilla; 2007. [cited 2021 Apr 13]. Available from: http://hdl.handle.net/11441/16052.

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Ruiz de Clavijo Vázquez P. Simulación lógica temporal de altas prestaciones y aplicación a la estimación del consumo de potencia y corriente en circuitos integrados CMOS-VLSI. [Thesis]. Universidad de Sevilla; 2007. Available from: http://hdl.handle.net/11441/16052

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Universidade do Porto

19. Meixedo, João Miguel Ramos. Metodologias de projecto de baixo consumo para implementações em FPGA.

Degree: 2008, Universidade do Porto

URL: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59379

Tese de mestrado integrado. Engenharia Electrotécnica e de Computadores - Major de Telecomunicações. Faculdade de Engenharia. Universidade do Porto. 2008 Advisors/Committee Members: Araújo, António José Duarte, Universidade do Porto. Faculdade de Engenharia.

Subjects/Keywords: Circuitos integrados; Consumo de energia; Avaliação energética

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Meixedo, J. M. R. (2008). Metodologias de projecto de baixo consumo para implementações em FPGA. (Thesis). Universidade do Porto. Retrieved from http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59379

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Meixedo, João Miguel Ramos. “Metodologias de projecto de baixo consumo para implementações em FPGA.” 2008. Thesis, Universidade do Porto. Accessed April 13, 2021. http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59379.

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Meixedo, João Miguel Ramos. “Metodologias de projecto de baixo consumo para implementações em FPGA.” 2008. Web. 13 Apr 2021.

Vancouver:

Meixedo JMR. Metodologias de projecto de baixo consumo para implementações em FPGA. [Internet] [Thesis]. Universidade do Porto; 2008. [cited 2021 Apr 13]. Available from: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59379.

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Meixedo JMR. Metodologias de projecto de baixo consumo para implementações em FPGA. [Thesis]. Universidade do Porto; 2008. Available from: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/59379

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Universidade de Brasília

20. Marcelo Ferreira Stella. Dinâmica de células de pontos quânticos acopladas.

Degree: 2007, Universidade de Brasília

URL: http://bdtd.bce.unb.br/tedesimplificado/tde_busca/arquivo.php?codArquivo=2146

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A proposta desta dissertação de Mestrado orienta-se na construção de um modelo numérico, baseado na solução da equação de Schrödinger, para o estudo da dinâmica… (more)

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A proposta desta dissertação de Mestrado orienta-se na construção de um modelo numérico, baseado na solução da equação de Schrödinger, para o estudo da dinâmica de transporte em um conjunto de células de pontos quânticos acopladas lateralmente, que é a base para a construção de Automatos Celulares em dispositivos Quânticos - QCAs (Quantumdot Cellular Automata). Para tanto, faz uso do modelo em uma dimensão que descreve o comportamento biestável do elétron excedente em uma única célula com dois pontos quânticos acoplados. Também promove o acoplamento lateral entre essas células pelo uso da forma integral da Equação de Poisson no cálculo de potenciais eletrostáticos para a construção de circuitos mais complexos. Este estudo, além de permitir a descrição do comportamento e a avaliação do desempenho (tempo para a estabilidade, resposta em freqüência) de tais circuitos, chega à análise da transmissão de informações binárias para arranjos de células acopladas. Em paralelo, também é possível avaliar os modelos numéricos utilizados e desenvolver estratégias de otimização para a melhoria dos processos computacionais envolvidos.

This Master Degree dissertation presents a numerical model, based on Schrödingers equation, to study the dynamical transport on laterallycoupled quantum dot cells. Those cells are the basis for constructing Quantum-dot Cellular Automata (QCA). A simple one-dimensional model was used for the wavefunction dynamic analysis and a simple numerical scheme for solving electrostatic potentials was developed. Behavior prediction and performance evaluation (i.e. settling time, frequency response) have been obtained. The developed simulation strategy allows the calculation of state transit times along chains of coupled quantum dots cells. The numerical algorithm was implemented in a MATLAB code for better performance, by using optimization strategies like array mathematics, variables pre-allocation, minimization of for loops, allowing the simulation of even more complex QCAs arrays.

Advisors/Committee Members: Alexandre Ricardo Soares Romariz, Paulo César de Morais, Jose Camargo da Costa.

Subjects/Keywords: Circuitos integrados; Engenharia elétrica; ENGENHARIA ELETRICA

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APA (6^th Edition):

Stella, M. F. (2007). Dinâmica de células de pontos quânticos acopladas. (Thesis). Universidade de Brasília. Retrieved from http://bdtd.bce.unb.br/tedesimplificado/tde_busca/arquivo.php?codArquivo=2146

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Chicago Manual of Style (16^th Edition):

Stella, Marcelo Ferreira. “Dinâmica de células de pontos quânticos acopladas.” 2007. Thesis, Universidade de Brasília. Accessed April 13, 2021. http://bdtd.bce.unb.br/tedesimplificado/tde_busca/arquivo.php?codArquivo=2146.

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MLA Handbook (7^th Edition):

Stella, Marcelo Ferreira. “Dinâmica de células de pontos quânticos acopladas.” 2007. Web. 13 Apr 2021.

Vancouver:

Stella MF. Dinâmica de células de pontos quânticos acopladas. [Internet] [Thesis]. Universidade de Brasília; 2007. [cited 2021 Apr 13]. Available from: http://bdtd.bce.unb.br/tedesimplificado/tde_busca/arquivo.php?codArquivo=2146.

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Stella MF. Dinâmica de células de pontos quânticos acopladas. [Thesis]. Universidade de Brasília; 2007. Available from: http://bdtd.bce.unb.br/tedesimplificado/tde_busca/arquivo.php?codArquivo=2146

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Universidade Estadual de Campinas

21. Jacobus Willsrordus Swart. Processos nos sub-micrometricos para integração tipo VLSI.

Degree: Faculdade de Engenharia Elétrica, 1990, Universidade Estadual de Campinas

URL: http://libdigi.unicamp.br/document/?code=000031874

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Neste trabalho apresentamos ema revisão sobre dois temas fundamentais para a fabricação de circuitos integrados com níveis de iteração VLSI/ULSI: -escalamento e limitações de dispositivo… (more)

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Neste trabalho apresentamos ema revisão sobre dois temas fundamentais para a fabricação de circuitos integrados com níveis de iteração VLSI/ULSI: -escalamento e limitações de dispositivo MOS -interconexões e contatos em circuitos integrados. Analizamos vários aspectos relacionados tanto ao dispositivo ativo como à interligação dos mesmos. A constante miniaturização das dimensões, necessária para o crescente nível integração, tem efeitos diretas sobre as dispositivos ativos e suas interligações. Campos elétricos mais intensos são impostos ao dispositivo e efeito secundário tornam-se importantes. Também, efeitos parasitários tornam-se cada vez mais importantes. Esses efeitos requerem novas soluções como por exemplo o uso de novos materiais, novos padrões de polarização, ajute especiais de junções fontes/dreno e de uso multi-níveis de interconexões. Apresentamos também um trabalho experimental de projeto, fabricação e caracterização de transistores nMOS de comprimento de canal sub-micrométricos. Realizamos o projeto com o auxílio de programas simuladores de processos de dispositivos, considerando ajustes de tensão de limiar, supressão de perfuração MOS (punchthrough), efeito de canal curto e corrente de fuga (transistores ativos e passivos). Os dispositivos foram processados empregando a técnicaLOCOS, , porta de Si-poli, espessura de óxido de porta de 22 nm e profundidade de junção de 0,2µm. Os dispositivos e o processo foram caracterizados por meio de uma extensa lista de medidas elétricas. Transistores com comprimento de canal efetivo de até 0,5µm apresentaram um bom desempenho sem perfuração MOS. Uma análise detalhada sobre o desempenho é apresentada

In this work, we present a review on two fundamental topics for the fabrication of integrated Circuits with integration level of VLSI/ULSI. -scaling and limitation of MOS devices, -interconnection and contacts in integrated circuits. We analyze various aspects related to the active devices and the interconnections betweens them. The constant miniaturization of dimension, necessary for the increasing integration level, influences directly both the devices and interconnections. Intenser electric fields are impose on the devices and secundary effects are becoming stronger or approaching limits. Also parasitic effects are becoming more pronounced. This facts require new solutions, as for instance, the use of new materials, new bias standards, source/drain junction engineering and the use of multi-levels. We also present an experimental work of the design fabrication and characterization of nMOS transistor with sub-micron channel lengths. We performed the design with aid of process and device simulator programs, considering threshold, punchthrough suppresion, short channel effects and leakage (through active and passive transistors). The devices were processed employing the LOCOS technique, poly-silicon gates, gate oxide thickness of 22 µm and junction depth of 0,2 µm. The devices and the process were characterized by means of an extensive list of electrical measurements.…

Advisors/Committee Members: Não informado.

Subjects/Keywords: Microeletronica; Circuitos integrados

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APA (6^th Edition):

Swart, J. W. (1990). Processos nos sub-micrometricos para integração tipo VLSI. (Thesis). Universidade Estadual de Campinas. Retrieved from http://libdigi.unicamp.br/document/?code=000031874

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Chicago Manual of Style (16^th Edition):

Swart, Jacobus Willsrordus. “Processos nos sub-micrometricos para integração tipo VLSI.” 1990. Thesis, Universidade Estadual de Campinas. Accessed April 13, 2021. http://libdigi.unicamp.br/document/?code=000031874.

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MLA Handbook (7^th Edition):

Swart, Jacobus Willsrordus. “Processos nos sub-micrometricos para integração tipo VLSI.” 1990. Web. 13 Apr 2021.

Vancouver:

Swart JW. Processos nos sub-micrometricos para integração tipo VLSI. [Internet] [Thesis]. Universidade Estadual de Campinas; 1990. [cited 2021 Apr 13]. Available from: http://libdigi.unicamp.br/document/?code=000031874.

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Council of Science Editors:

Swart JW. Processos nos sub-micrometricos para integração tipo VLSI. [Thesis]. Universidade Estadual de Campinas; 1990. Available from: http://libdigi.unicamp.br/document/?code=000031874

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22. Romão, André Azevedo de Sousa. Dynamic power and frequency optimization in digital electronic systems.

Degree: 2013, RCAAP

URL: http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/5990

► À medida que a tecnologia de circuitos integrados CMOS é exposta à miniaturização, surgem diversos problemas no que diz respeito à fiabilidade e performance. Efeitos… (more)

▼ À medida que a tecnologia de circuitos integrados CMOS é exposta à miniaturização, surgem diversos problemas no que diz respeito à fiabilidade e performance. Efeitos tais como o BTI (Bias Thermal Instability), TDDB (Time Dependent Dielectric Breakdown), HCI (Hot Carrier Injection), EM (Electromigration) degradam os parâmetros físicos dos transístores CMOS e por sua vez alteram as propriedades eléctricas dos mesmos ao longo do tempo. Esta deterioração é chamada de envelhecimento e estes efeitos são cumulativos e têm um grande impacto na performance do circuito, especialmente se ocorrerem outras variações paramétricas, como as variações de processo, temperatura e tensão de alimentação. Estas variações são conhecidas por variações PVTA (variações no Processo de Fabricação do circuito integrado [P], na Tensão de Alimentação [V], na Temperatura [T] e variações provocadas pelo Envelhecimento dos circuitos [A]) e podem desencadear erros de sincronismo durante a vida do produto (circuito integrado digital). O trabalho apresentado nesta dissertação tem por objectivo primordial o desenvolvimento de um sistema que optimize a operação ao longo da vida de circuitos integrados digitais síncronos de forma dinâmica. Este sistema permite que os circuitos sejam optimizados de acordo com as suas necessidades: (i) Diminuir a dissipação de potência, por reduzir a tensão de alimentação para o valor mais baixo que garante a operação sem erros; ou (ii) Aumentar o desempenho/performance, por aumentar a frequência de operação até ao limite máximo no qual não ocorrem erros. A optimização dinâmica da operação ao longo da vida de circuitos integrados digitais síncronos é alcançada através de um controlador, um bloco de sensores globais e por vários sensores locais localizados em determinados flip-flops do circuito. A nova solução tem como objectivo utilizar os dois tipos de sensores atrás mencionados, globais e locais, para possibilitar a previsão de erros de performance de uma forma mais eficaz, que possibilite a activação de mecanismos que impeçam a ocorrência de erros durante o tempo de vida útil de um circuito, e dessa forma permitindo optimizar constantemente o seu funcionamento. Assim é exequível desenvolver circuitos que operem no limite das suas capacidades temporais, sem falhas, e com a utilização de margens de erro pequenas para admitir as variações de performance provocadas por variações no processo de fabrico, na tensão de alimentação, na temperatura ou o envelhecimento. Foi também desenvolvido um sistema de controlo que permite, depois da detecção de um potencial erro, desencadear um processo para diminuir a frequência do sinal de relógio do sistema, ou aumentar a tensão de alimentação, evitando que o erro ocorra. Apesar de existirem outras técnicas de controlo dinâmico da operação de circuitos integrados tais como DVS (Dynamic Voltage Scaling), de DFS (Dynamic Frequency Scaling), ou ambas (DVFS – Dynamic Voltage and Frequency Scaling), estas técnicas ou são de muito complexa implementação, ou apresentam margens de segurança… Advisors/Committee Members: Semião, Jorge Filipe Leal Costa.

Subjects/Keywords: Engenharia eletrónica; Circuitos integrados; Previsão de envelhecimento

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APA (6^th Edition):

Romão, A. A. d. S. (2013). Dynamic power and frequency optimization in digital electronic systems. (Thesis). RCAAP. Retrieved from http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/5990

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Chicago Manual of Style (16^th Edition):

Romão, André Azevedo de Sousa. “Dynamic power and frequency optimization in digital electronic systems.” 2013. Thesis, RCAAP. Accessed April 13, 2021. http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/5990.

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MLA Handbook (7^th Edition):

Romão, André Azevedo de Sousa. “Dynamic power and frequency optimization in digital electronic systems.” 2013. Web. 13 Apr 2021.

Vancouver:

Romão AAdS. Dynamic power and frequency optimization in digital electronic systems. [Internet] [Thesis]. RCAAP; 2013. [cited 2021 Apr 13]. Available from: http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/5990.

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Council of Science Editors:

Romão AAdS. Dynamic power and frequency optimization in digital electronic systems. [Thesis]. RCAAP; 2013. Available from: http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/5990

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23. Lima, Elton Nascimento. Amplificador de transimpedância com elevada eficiência energética .

Degree: 2011, Universidade de Aveiro

URL: http://hdl.handle.net/10773/8624

► A tendência para uma maior integração e minimização dos circuitos integrados tem sido benéfica para os circuitos digitais. No entanto, também tem imposto sérias limitações… (more)

Subjects/Keywords: Engenharia electrónica; Electrónica digital; Circuitos integrados

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APA (6^th Edition):

Lima, E. N. (2011). Amplificador de transimpedância com elevada eficiência energética . (Thesis). Universidade de Aveiro. Retrieved from http://hdl.handle.net/10773/8624

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Chicago Manual of Style (16^th Edition):

Lima, Elton Nascimento. “Amplificador de transimpedância com elevada eficiência energética .” 2011. Thesis, Universidade de Aveiro. Accessed April 13, 2021. http://hdl.handle.net/10773/8624.

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MLA Handbook (7^th Edition):

Lima, Elton Nascimento. “Amplificador de transimpedância com elevada eficiência energética .” 2011. Web. 13 Apr 2021.

Vancouver:

Lima EN. Amplificador de transimpedância com elevada eficiência energética . [Internet] [Thesis]. Universidade de Aveiro; 2011. [cited 2021 Apr 13]. Available from: http://hdl.handle.net/10773/8624.

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Council of Science Editors:

Lima EN. Amplificador de transimpedância com elevada eficiência energética . [Thesis]. Universidade de Aveiro; 2011. Available from: http://hdl.handle.net/10773/8624

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24. Guerrero Martos, David. Técnicas de Implementación de Circuitos Integrados Digitales CMOS de Alta Velocidad de Operación y Bajo Consumo de Potencia.

Degree: 2012, Universidad de Sevilla

URL: http://hdl.handle.net/11441/16053

Subjects/Keywords: Circuitos integrados digitales

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APA (6^th Edition):

Guerrero Martos, D. (2012). Técnicas de Implementación de Circuitos Integrados Digitales CMOS de Alta Velocidad de Operación y Bajo Consumo de Potencia. (Thesis). Universidad de Sevilla. Retrieved from http://hdl.handle.net/11441/16053

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Chicago Manual of Style (16^th Edition):

Guerrero Martos, David. “Técnicas de Implementación de Circuitos Integrados Digitales CMOS de Alta Velocidad de Operación y Bajo Consumo de Potencia.” 2012. Thesis, Universidad de Sevilla. Accessed April 13, 2021. http://hdl.handle.net/11441/16053.

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MLA Handbook (7^th Edition):

Guerrero Martos, David. “Técnicas de Implementación de Circuitos Integrados Digitales CMOS de Alta Velocidad de Operación y Bajo Consumo de Potencia.” 2012. Web. 13 Apr 2021.

Vancouver:

Guerrero Martos D. Técnicas de Implementación de Circuitos Integrados Digitales CMOS de Alta Velocidad de Operación y Bajo Consumo de Potencia. [Internet] [Thesis]. Universidad de Sevilla; 2012. [cited 2021 Apr 13]. Available from: http://hdl.handle.net/11441/16053.

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Council of Science Editors:

Guerrero Martos D. Técnicas de Implementación de Circuitos Integrados Digitales CMOS de Alta Velocidad de Operación y Bajo Consumo de Potencia. [Thesis]. Universidad de Sevilla; 2012. Available from: http://hdl.handle.net/11441/16053

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25. Braga, V. S. M. Projeto de circuitos integrados digitais utilizando-se de ferramentas computacionais de demonstração e profissional.

Degree: 2014, Brazil

URL: http://sofia.fei.edu.br:8080/pergamumweb/vinculos/00000b/00000b33.pdf

Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário da Fei, São Bernardo do Campo, 2014 Advisors/Committee Members: Gimenez, S. P.,1962-.

Subjects/Keywords: Circuitos integrados; Aparelhos e materiais eletrônicos

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APA (6^th Edition):

Braga, V. S. M. (2014). Projeto de circuitos integrados digitais utilizando-se de ferramentas computacionais de demonstração e profissional. (Masters Thesis). Brazil. Retrieved from http://sofia.fei.edu.br:8080/pergamumweb/vinculos/00000b/00000b33.pdf

Chicago Manual of Style (16^th Edition):

Braga, V S M. “Projeto de circuitos integrados digitais utilizando-se de ferramentas computacionais de demonstração e profissional.” 2014. Masters Thesis, Brazil. Accessed April 13, 2021. http://sofia.fei.edu.br:8080/pergamumweb/vinculos/00000b/00000b33.pdf.

MLA Handbook (7^th Edition):

Braga, V S M. “Projeto de circuitos integrados digitais utilizando-se de ferramentas computacionais de demonstração e profissional.” 2014. Web. 13 Apr 2021.

Vancouver:

Braga VSM. Projeto de circuitos integrados digitais utilizando-se de ferramentas computacionais de demonstração e profissional. [Internet] [Masters thesis]. Brazil; 2014. [cited 2021 Apr 13]. Available from: http://sofia.fei.edu.br:8080/pergamumweb/vinculos/00000b/00000b33.pdf.

Council of Science Editors:

Braga VSM. Projeto de circuitos integrados digitais utilizando-se de ferramentas computacionais de demonstração e profissional. [Masters Thesis]. Brazil; 2014. Available from: http://sofia.fei.edu.br:8080/pergamumweb/vinculos/00000b/00000b33.pdf

26. Davini Neto, E. Estudo comparativo por simulação numérica tridimensional entre FinFETs implementados com os estilos de leiaute do tipo diamante, OCTO e convencional equivalente.

Degree: 2015, Brazil

URL: http://sofia.fei.edu.br:8080/pergamumweb/vinculos/000011/00001162.pdf

Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário da FEI, São Bernardo do Campo, 2015 Advisors/Committee Members: Gimenez, S. P.,1962-.

Subjects/Keywords: Transistores; Circuitos integrados; FinFET; Simulação numérica tridimensional

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APA (6^th Edition):

Davini Neto, E. (2015). Estudo comparativo por simulação numérica tridimensional entre FinFETs implementados com os estilos de leiaute do tipo diamante, OCTO e convencional equivalente. (Masters Thesis). Brazil. Retrieved from http://sofia.fei.edu.br:8080/pergamumweb/vinculos/000011/00001162.pdf

Chicago Manual of Style (16^th Edition):

Davini Neto, E. “Estudo comparativo por simulação numérica tridimensional entre FinFETs implementados com os estilos de leiaute do tipo diamante, OCTO e convencional equivalente.” 2015. Masters Thesis, Brazil. Accessed April 13, 2021. http://sofia.fei.edu.br:8080/pergamumweb/vinculos/000011/00001162.pdf.

MLA Handbook (7^th Edition):

Davini Neto, E. “Estudo comparativo por simulação numérica tridimensional entre FinFETs implementados com os estilos de leiaute do tipo diamante, OCTO e convencional equivalente.” 2015. Web. 13 Apr 2021.

Vancouver:

Davini Neto E. Estudo comparativo por simulação numérica tridimensional entre FinFETs implementados com os estilos de leiaute do tipo diamante, OCTO e convencional equivalente. [Internet] [Masters thesis]. Brazil; 2015. [cited 2021 Apr 13]. Available from: http://sofia.fei.edu.br:8080/pergamumweb/vinculos/000011/00001162.pdf.

Council of Science Editors:

Davini Neto E. Estudo comparativo por simulação numérica tridimensional entre FinFETs implementados com os estilos de leiaute do tipo diamante, OCTO e convencional equivalente. [Masters Thesis]. Brazil; 2015. Available from: http://sofia.fei.edu.br:8080/pergamumweb/vinculos/000011/00001162.pdf

27. Calazans, Ney Laert Vilar. Cipredi : contribuição inicial para um método de concepção de circuitos integrados pré-difundidos.

Degree: 1988, Brazil

URL: http://hdl.handle.net/10183/25175

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Este trabalho constitui a contribuição inicial para o desenvolvimento de um método de concepção de circuitos integrados pré-difundidos, também denominados "gate arrays", no âmbito do… (more)

Subjects/Keywords: Microeletrônica; Circuitos integrados

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APA (6^th Edition):

Calazans, N. L. V. (1988). Cipredi : contribuição inicial para um método de concepção de circuitos integrados pré-difundidos. (Masters Thesis). Brazil. Retrieved from http://hdl.handle.net/10183/25175

Chicago Manual of Style (16^th Edition):

Calazans, Ney Laert Vilar. “Cipredi : contribuição inicial para um método de concepção de circuitos integrados pré-difundidos.” 1988. Masters Thesis, Brazil. Accessed April 13, 2021. http://hdl.handle.net/10183/25175.

MLA Handbook (7^th Edition):

Calazans, Ney Laert Vilar. “Cipredi : contribuição inicial para um método de concepção de circuitos integrados pré-difundidos.” 1988. Web. 13 Apr 2021.

Vancouver:

Calazans NLV. Cipredi : contribuição inicial para um método de concepção de circuitos integrados pré-difundidos. [Internet] [Masters thesis]. Brazil; 1988. [cited 2021 Apr 13]. Available from: http://hdl.handle.net/10183/25175.

Council of Science Editors:

Calazans NLV. Cipredi : contribuição inicial para um método de concepção de circuitos integrados pré-difundidos. [Masters Thesis]. Brazil; 1988. Available from: http://hdl.handle.net/10183/25175

Universidade Estadual de Campinas

28. Pereira, Adriano Marques. Estudo dos problemas para implementação de uma biblioteca de espelhos de corrente dinamicos aplicada a projetos de circuitos analogicos.

Degree: Faculdade de Engenharia Elétrica e de Computação; Programa de Pós-Graduação em Engenharia Elétrica, 1997, Universidade Estadual de Campinas

URL: PEREIRA, Adriano Marques. Estudo dos problemas para implementação de uma biblioteca de espelhos de corrente dinamicos aplicada a projetos de circuitos analogicos. 1997. 74 f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/261898>. Acesso em: 23 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/261898

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Orientador: Alberto Martins Jorge

Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação

Made available in DSpace on 2018-07-23T13:32:06Z (GMT).… (more)

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Orientador: Alberto Martins Jorge

Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação

Made available in DSpace on 2018-07-23T13:32:06Z (GMT). No. of bitstreams: 1 Pereira_AdrianoMarques_M.pdf: 3686858 bytes, checksum: cae9fc2f169351041a1c45d64dbcc978 (MD5) Previous issue date: 1997

Resumo: Devido a enorme gama de aplicações onde os espelhos SI são empregadas, tais como redes neurais, filtros, conversores D/A e ND, toma-se interessante a implementação de uma biblioteca de espelhos de corrente dinâmicos. Considerando-se o espelho SI como um bloco de uma biblioteca, tal como um flip-flop ou uma porta lógica, as aplicações onde ele é utilizada podem ser implementadas empregando-se uma metodologia "standard cell". Além disso, toma-se possível o projeto de circuitos analógicos mais complexos utilizando quase que somente um simulador comportamental, tipo o HDLA [16]. Para viabilizar a implementação desta biblioteca, é necessário a definição de uma metodologia de projeto para os espelhos, bem como encontrar soluções para as dificuldades na caracterização dos espelhos. Para definir a metodologia de projeto, são investigados e equacionados todos os problemas que acarretam erros na memorização da corrente e definidas alternativas para minimiza-los. Como conseqüência, obteve-se uma topologia de circuito que é facilmente ajustada em função da precisão e freqüência de operação do espelho. A precisão e a freqüência geralmente são grandezas inversamente proporcionais. As alternativas de projeto para os problemas que acarretam erros na cópia da corrente memorizada, são escolhidas de forma não implicar em grandes perdas na freqüência de operação, de tal forma que se possa obter espelhos de corrente dinâmicos de alta precisão e alta freqüência de operação. As soluções encontradas para a caracterização de espelhos SI levaram ao projeto de um sistema de medição, que permite a completa caracterização do espelho. No projeto do sistema de medição esta incluído o projeto de um circuito integrado de interface necessário para realizar as medições no espelho dinâmico. A caracterização dos protótipos dos circuitos de interface mostrou que o mesmo possui uma THD menor que 0,04%. O sistema de medição é capaz de caracterizar espelhos SI com precisão da ordem de 450 ppm operando a freqüência de 3 MHz

Mestrado

Mestre em Engenharia Elétrica

Advisors/Committee Members: UNIVERSIDADE ESTADUAL DE CAMPINAS, Jorge, Alberto Martins, 1943-, Rodriguez, Edgar Charry, Ferreira, Elnatan Chagas.

Subjects/Keywords: Circuitos integrados; Microeletrônica

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APA (6^th Edition):

Pereira, A. M. (1997). Estudo dos problemas para implementação de uma biblioteca de espelhos de corrente dinamicos aplicada a projetos de circuitos analogicos. (Masters Thesis). Universidade Estadual de Campinas. Retrieved from PEREIRA, Adriano Marques. Estudo dos problemas para implementação de uma biblioteca de espelhos de corrente dinamicos aplicada a projetos de circuitos analogicos. 1997. 74 f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/261898>. Acesso em: 23 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/261898

Chicago Manual of Style (16^th Edition):

Pereira, Adriano Marques. “Estudo dos problemas para implementação de uma biblioteca de espelhos de corrente dinamicos aplicada a projetos de circuitos analogicos.” 1997. Masters Thesis, Universidade Estadual de Campinas. Accessed April 13, 2021. PEREIRA, Adriano Marques. Estudo dos problemas para implementação de uma biblioteca de espelhos de corrente dinamicos aplicada a projetos de circuitos analogicos. 1997. 74 f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/261898>. Acesso em: 23 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/261898.

MLA Handbook (7^th Edition):

Pereira, Adriano Marques. “Estudo dos problemas para implementação de uma biblioteca de espelhos de corrente dinamicos aplicada a projetos de circuitos analogicos.” 1997. Web. 13 Apr 2021.

Vancouver:

Pereira AM. Estudo dos problemas para implementação de uma biblioteca de espelhos de corrente dinamicos aplicada a projetos de circuitos analogicos. [Internet] [Masters thesis]. Universidade Estadual de Campinas; 1997. [cited 2021 Apr 13]. Available from: PEREIRA, Adriano Marques. Estudo dos problemas para implementação de uma biblioteca de espelhos de corrente dinamicos aplicada a projetos de circuitos analogicos. 1997. 74 f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/261898>. Acesso em: 23 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/261898.

Council of Science Editors:

Pereira AM. Estudo dos problemas para implementação de uma biblioteca de espelhos de corrente dinamicos aplicada a projetos de circuitos analogicos. [Masters Thesis]. Universidade Estadual de Campinas; 1997. Available from: PEREIRA, Adriano Marques. Estudo dos problemas para implementação de uma biblioteca de espelhos de corrente dinamicos aplicada a projetos de circuitos analogicos. 1997. 74 f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/261898>. Acesso em: 23 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/261898

Universidade Estadual de Campinas

29. Lujan, Alexandre Sansigolo. Difusão de enxofre em arseneto de gálio por processamento térmico rápido.

Degree: Instituto de Física Gleb Wataghin; Programa de Pós-Graduação em Física, 1991, Universidade Estadual de Campinas

URL: LUJAN, Alexandre Sansigolo. Difusão de enxofre em arseneto de gálio por processamento térmico rápido. 1991. [213]f. Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Fisica Gleb Wataghin, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/277798>. Acesso em: 13 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/277798

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Orientador: Francisco Carlos de Prince

Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Fisica Gleb Wataghin

Made available in DSpace on 2018-07-13T23:57:40Z (GMT). No.… (more)

Subjects/Keywords: Circuitos integrados; Semicondutores

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APA (6^th Edition):

Lujan, A. S. (1991). Difusão de enxofre em arseneto de gálio por processamento térmico rápido. (Masters Thesis). Universidade Estadual de Campinas. Retrieved from LUJAN, Alexandre Sansigolo. Difusão de enxofre em arseneto de gálio por processamento térmico rápido. 1991. [213]f. Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Fisica Gleb Wataghin, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/277798>. Acesso em: 13 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/277798

Chicago Manual of Style (16^th Edition):

Lujan, Alexandre Sansigolo. “Difusão de enxofre em arseneto de gálio por processamento térmico rápido.” 1991. Masters Thesis, Universidade Estadual de Campinas. Accessed April 13, 2021. LUJAN, Alexandre Sansigolo. Difusão de enxofre em arseneto de gálio por processamento térmico rápido. 1991. [213]f. Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Fisica Gleb Wataghin, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/277798>. Acesso em: 13 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/277798.

MLA Handbook (7^th Edition):

Lujan, Alexandre Sansigolo. “Difusão de enxofre em arseneto de gálio por processamento térmico rápido.” 1991. Web. 13 Apr 2021.

Vancouver:

Lujan AS. Difusão de enxofre em arseneto de gálio por processamento térmico rápido. [Internet] [Masters thesis]. Universidade Estadual de Campinas; 1991. [cited 2021 Apr 13]. Available from: LUJAN, Alexandre Sansigolo. Difusão de enxofre em arseneto de gálio por processamento térmico rápido. 1991. [213]f. Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Fisica Gleb Wataghin, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/277798>. Acesso em: 13 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/277798.

Council of Science Editors:

Lujan AS. Difusão de enxofre em arseneto de gálio por processamento térmico rápido. [Masters Thesis]. Universidade Estadual de Campinas; 1991. Available from: LUJAN, Alexandre Sansigolo. Difusão de enxofre em arseneto de gálio por processamento térmico rápido. 1991. [213]f. Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Fisica Gleb Wataghin, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/277798>. Acesso em: 13 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/277798

Universidade Estadual de Campinas

30. Pavani Filho, Aristides. Estruturas eletricas para avaliação de parametros litograficos em um processo defabricação de circuitos integrados.

Degree: Faculdade de Engenharia Elétrica e de Computação; Programa de Pós-Graduação em Engenharia Elétrica, 1990, Universidade Estadual de Campinas

URL: PAVANI FILHO, Aristides. Estruturas eletricas para avaliação de parametros litograficos em um processo defabricação de circuitos integrados. 1991. [220] f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/259116>. Acesso em: 13 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/259116

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Orientadores: Furio Damiani, Curt Ego Hennies

Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica

Made available in DSpace on 2018-07-14T01:16:22Z (GMT). No.… (more)

Subjects/Keywords: Circuitos integrados; Litografia

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APA (6^th Edition):

Pavani Filho, A. (1990). Estruturas eletricas para avaliação de parametros litograficos em um processo defabricação de circuitos integrados. (Masters Thesis). Universidade Estadual de Campinas. Retrieved from PAVANI FILHO, Aristides. Estruturas eletricas para avaliação de parametros litograficos em um processo defabricação de circuitos integrados. 1991. [220] f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/259116>. Acesso em: 13 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/259116

Chicago Manual of Style (16^th Edition):

Pavani Filho, Aristides. “Estruturas eletricas para avaliação de parametros litograficos em um processo defabricação de circuitos integrados.” 1990. Masters Thesis, Universidade Estadual de Campinas. Accessed April 13, 2021. PAVANI FILHO, Aristides. Estruturas eletricas para avaliação de parametros litograficos em um processo defabricação de circuitos integrados. 1991. [220] f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/259116>. Acesso em: 13 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/259116.

MLA Handbook (7^th Edition):

Pavani Filho, Aristides. “Estruturas eletricas para avaliação de parametros litograficos em um processo defabricação de circuitos integrados.” 1990. Web. 13 Apr 2021.

Vancouver:

Pavani Filho A. Estruturas eletricas para avaliação de parametros litograficos em um processo defabricação de circuitos integrados. [Internet] [Masters thesis]. Universidade Estadual de Campinas; 1990. [cited 2021 Apr 13]. Available from: PAVANI FILHO, Aristides. Estruturas eletricas para avaliação de parametros litograficos em um processo defabricação de circuitos integrados. 1991. [220] f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/259116>. Acesso em: 13 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/259116.

Council of Science Editors:

Pavani Filho A. Estruturas eletricas para avaliação de parametros litograficos em um processo defabricação de circuitos integrados. [Masters Thesis]. Universidade Estadual de Campinas; 1990. Available from: PAVANI FILHO, Aristides. Estruturas eletricas para avaliação de parametros litograficos em um processo defabricação de circuitos integrados. 1991. [220] f. Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica, Campinas, SP. Disponível em: <http://www.repositorio.unicamp.br/handle/REPOSIP/259116>. Acesso em: 13 jul. 2018. ; http://repositorio.unicamp.br/jspui/handle/REPOSIP/259116

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