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Universidade do Rio Grande do Sul

1. Gomes, Iuri Albandes Cunha. Uso de redundância modular tripla aproximada para tolerância a falhas em circuitos digitais.

Degree: 2014, Universidade do Rio Grande do Sul

Este trabalho consiste no estudo acerca da técnica de redundância modular tripla usando circuitos aproximados para tolerância a falhas transientes em circuitos digitais. O uso… (more)

Subjects/Keywords: Microeletrônica; Circuitos digitais; Tolerancia : Falhas

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APA (6th Edition):

Gomes, I. A. C. (2014). Uso de redundância modular tripla aproximada para tolerância a falhas em circuitos digitais. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/99056

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Chicago Manual of Style (16th Edition):

Gomes, Iuri Albandes Cunha. “Uso de redundância modular tripla aproximada para tolerância a falhas em circuitos digitais.” 2014. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/99056.

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MLA Handbook (7th Edition):

Gomes, Iuri Albandes Cunha. “Uso de redundância modular tripla aproximada para tolerância a falhas em circuitos digitais.” 2014. Web. 19 Jan 2020.

Vancouver:

Gomes IAC. Uso de redundância modular tripla aproximada para tolerância a falhas em circuitos digitais. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2014. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/99056.

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Council of Science Editors:

Gomes IAC. Uso de redundância modular tripla aproximada para tolerância a falhas em circuitos digitais. [Thesis]. Universidade do Rio Grande do Sul; 2014. Available from: http://hdl.handle.net/10183/99056

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2. Martins, Celestino Virtudes Dias. Adaptive error-prediction aging sensor for synchronous digital circuits.

Degree: 2012, RCAAP

Dissertação de mest., Engenharia Eléctrica e Electrónica (Tecnologias da Informação e Telecomunicações), Instituto Superior de Engenharia, Univ. do Algarve, 2012

This paper presents a new… (more)

Subjects/Keywords: Circuitos digitais síncronos; Sensor de envelhecimento

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APA (6th Edition):

Martins, C. V. D. (2012). Adaptive error-prediction aging sensor for synchronous digital circuits. (Thesis). RCAAP. Retrieved from http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/3280

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Chicago Manual of Style (16th Edition):

Martins, Celestino Virtudes Dias. “Adaptive error-prediction aging sensor for synchronous digital circuits.” 2012. Thesis, RCAAP. Accessed January 19, 2020. http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/3280.

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MLA Handbook (7th Edition):

Martins, Celestino Virtudes Dias. “Adaptive error-prediction aging sensor for synchronous digital circuits.” 2012. Web. 19 Jan 2020.

Vancouver:

Martins CVD. Adaptive error-prediction aging sensor for synchronous digital circuits. [Internet] [Thesis]. RCAAP; 2012. [cited 2020 Jan 19]. Available from: http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/3280.

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Council of Science Editors:

Martins CVD. Adaptive error-prediction aging sensor for synchronous digital circuits. [Thesis]. RCAAP; 2012. Available from: http://www.rcaap.pt/detail.jsp?id=oai:sapientia.ualg.pt:10400.1/3280

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3. Leonardo Vasconcelos Alves. Verificação de equivalência combinacional utilizando hiper-resolução binária.

Degree: 2010, Universidade Federal de Minas Gerais

A capacidade de integrar cada vez mais componentes dentro de circuitos integrados tem dobrado a aproximadamente cada 18 meses desde meados de 1960, com previsões… (more)

Subjects/Keywords: Computação Tese.; Circuitos integrados Testes Teses.; Circuitos digitais integrados.; Análise combinatória.

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APA (6th Edition):

Alves, L. V. (2010). Verificação de equivalência combinacional utilizando hiper-resolução binária. (Thesis). Universidade Federal de Minas Gerais. Retrieved from http://hdl.handle.net/1843/SLSS-895KFL

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Chicago Manual of Style (16th Edition):

Alves, Leonardo Vasconcelos. “Verificação de equivalência combinacional utilizando hiper-resolução binária.” 2010. Thesis, Universidade Federal de Minas Gerais. Accessed January 19, 2020. http://hdl.handle.net/1843/SLSS-895KFL.

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MLA Handbook (7th Edition):

Alves, Leonardo Vasconcelos. “Verificação de equivalência combinacional utilizando hiper-resolução binária.” 2010. Web. 19 Jan 2020.

Vancouver:

Alves LV. Verificação de equivalência combinacional utilizando hiper-resolução binária. [Internet] [Thesis]. Universidade Federal de Minas Gerais; 2010. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/1843/SLSS-895KFL.

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Council of Science Editors:

Alves LV. Verificação de equivalência combinacional utilizando hiper-resolução binária. [Thesis]. Universidade Federal de Minas Gerais; 2010. Available from: http://hdl.handle.net/1843/SLSS-895KFL

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Universidade do Porto

4. Pessoa, Luís Manuel de Sousa. Compensation of fibre impairments in coherent optical systems.

Degree: 2010, Universidade do Porto

Tese de mestrado integrado. Engenharia Electrotécnica e de Computadores. Faculdade de Engenharia. Universidade do Porto. 2010 Advisors/Committee Members: Salgado, Henrique Manuel de Castro Faria, Universidade do Porto. Faculdade de Engenharia.

Subjects/Keywords: Redes de fibra ótica; Circuitos óticos; Circuitos eletrónicos digitais

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APA (6th Edition):

Pessoa, L. M. d. S. (2010). Compensation of fibre impairments in coherent optical systems. (Thesis). Universidade do Porto. Retrieved from http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/61323

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Chicago Manual of Style (16th Edition):

Pessoa, Luís Manuel de Sousa. “Compensation of fibre impairments in coherent optical systems.” 2010. Thesis, Universidade do Porto. Accessed January 19, 2020. http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/61323.

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MLA Handbook (7th Edition):

Pessoa, Luís Manuel de Sousa. “Compensation of fibre impairments in coherent optical systems.” 2010. Web. 19 Jan 2020.

Vancouver:

Pessoa LMdS. Compensation of fibre impairments in coherent optical systems. [Internet] [Thesis]. Universidade do Porto; 2010. [cited 2020 Jan 19]. Available from: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/61323.

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Council of Science Editors:

Pessoa LMdS. Compensation of fibre impairments in coherent optical systems. [Thesis]. Universidade do Porto; 2010. Available from: http://www.rcaap.pt/detail.jsp?id=oai:repositorio-aberto.up.pt:10216/61323

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Universidade Federal de Mato Grosso do Sul

5. Peralta, Herbert Luque. Circuitos digitais combinacionais na lógica de múltiplos valores .

Degree: 2008, Universidade Federal de Mato Grosso do Sul

 Os circuitos digitais combinacionais são projetados na lógica de dois valores conhecida como Álgebra de Chaveamento, e dependendo da complexidade apresentam limitações, sendo algumas delas… (more)

Subjects/Keywords: Circuitos Digitais; Consumo de Energia Elétrica; Circuitos Eletrônicos

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APA (6th Edition):

Peralta, H. L. (2008). Circuitos digitais combinacionais na lógica de múltiplos valores . (Thesis). Universidade Federal de Mato Grosso do Sul. Retrieved from http://repositorio.cbc.ufms.br:8080/jspui/handle/123456789/644

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Chicago Manual of Style (16th Edition):

Peralta, Herbert Luque. “Circuitos digitais combinacionais na lógica de múltiplos valores .” 2008. Thesis, Universidade Federal de Mato Grosso do Sul. Accessed January 19, 2020. http://repositorio.cbc.ufms.br:8080/jspui/handle/123456789/644.

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MLA Handbook (7th Edition):

Peralta, Herbert Luque. “Circuitos digitais combinacionais na lógica de múltiplos valores .” 2008. Web. 19 Jan 2020.

Vancouver:

Peralta HL. Circuitos digitais combinacionais na lógica de múltiplos valores . [Internet] [Thesis]. Universidade Federal de Mato Grosso do Sul; 2008. [cited 2020 Jan 19]. Available from: http://repositorio.cbc.ufms.br:8080/jspui/handle/123456789/644.

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Council of Science Editors:

Peralta HL. Circuitos digitais combinacionais na lógica de múltiplos valores . [Thesis]. Universidade Federal de Mato Grosso do Sul; 2008. Available from: http://repositorio.cbc.ufms.br:8080/jspui/handle/123456789/644

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Universidade Estadual de Campinas

6. Lima, José Erick de Souza. Sistema integrado para caracterização automática de conversores analógico-digitais .

Degree: 2010, Universidade Estadual de Campinas

 Resumo: Este trabalho descreve um sistema constituído de diversos instrumentos, que se encontram interligados e gerenciados por um aplicativo de software, implementando um ambiente compacto… (more)

Subjects/Keywords: Conversores analógicos-digitais; Caracterização; Circuitos integrados digitais - Testes

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APA (6th Edition):

Lima, J. E. d. S. (2010). Sistema integrado para caracterização automática de conversores analógico-digitais . (Thesis). Universidade Estadual de Campinas. Retrieved from http://repositorio.unicamp.br/jspui/handle/REPOSIP/262025

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Chicago Manual of Style (16th Edition):

Lima, José Erick de Souza. “Sistema integrado para caracterização automática de conversores analógico-digitais .” 2010. Thesis, Universidade Estadual de Campinas. Accessed January 19, 2020. http://repositorio.unicamp.br/jspui/handle/REPOSIP/262025.

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MLA Handbook (7th Edition):

Lima, José Erick de Souza. “Sistema integrado para caracterização automática de conversores analógico-digitais .” 2010. Web. 19 Jan 2020.

Vancouver:

Lima JEdS. Sistema integrado para caracterização automática de conversores analógico-digitais . [Internet] [Thesis]. Universidade Estadual de Campinas; 2010. [cited 2020 Jan 19]. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/262025.

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Council of Science Editors:

Lima JEdS. Sistema integrado para caracterização automática de conversores analógico-digitais . [Thesis]. Universidade Estadual de Campinas; 2010. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/262025

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7. Dghais, Wael. Behavioral modeling optimization and enhancement for high-speed analog mixed-signal I/O interfaces .

Degree: 2013, Universidade de Aveiro

 A integridade do sinal em sistemas digitais interligados de alta velocidade, e avaliada através da simulação de modelos físicos (de nível de transístor) é custosa… (more)

Subjects/Keywords: Engenharia electrotécnica; Transmissão de sinal; Circuitos integrados; Sistemas digitais; Comunicações digitais

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APA (6th Edition):

Dghais, W. (2013). Behavioral modeling optimization and enhancement for high-speed analog mixed-signal I/O interfaces . (Thesis). Universidade de Aveiro. Retrieved from http://hdl.handle.net/10773/12094

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Chicago Manual of Style (16th Edition):

Dghais, Wael. “Behavioral modeling optimization and enhancement for high-speed analog mixed-signal I/O interfaces .” 2013. Thesis, Universidade de Aveiro. Accessed January 19, 2020. http://hdl.handle.net/10773/12094.

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MLA Handbook (7th Edition):

Dghais, Wael. “Behavioral modeling optimization and enhancement for high-speed analog mixed-signal I/O interfaces .” 2013. Web. 19 Jan 2020.

Vancouver:

Dghais W. Behavioral modeling optimization and enhancement for high-speed analog mixed-signal I/O interfaces . [Internet] [Thesis]. Universidade de Aveiro; 2013. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10773/12094.

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Council of Science Editors:

Dghais W. Behavioral modeling optimization and enhancement for high-speed analog mixed-signal I/O interfaces . [Thesis]. Universidade de Aveiro; 2013. Available from: http://hdl.handle.net/10773/12094

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Universidade Estadual de Campinas

8. Vidal, Daniel, 1984-. Desenvolvimento e avaliação de uma técnica eficiente para estimativa de potência dinâmica em circuitos digitais gate-level .

Degree: 2015, Universidade Estadual de Campinas

 Resumo: O consumo de potência é uma restrição de projeto em diversos sistemas. O conhecimentoda potência média é insuficiente quando se deseja analisar efeitos de… (more)

Subjects/Keywords: Estimativa de potência; Circuitos digitais; Circuitos integrados - Integração em escala muito ampla - Projetos e construção

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APA (6th Edition):

Vidal, Daniel, 1. (2015). Desenvolvimento e avaliação de uma técnica eficiente para estimativa de potência dinâmica em circuitos digitais gate-level . (Thesis). Universidade Estadual de Campinas. Retrieved from http://repositorio.unicamp.br/jspui/handle/REPOSIP/275566

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Chicago Manual of Style (16th Edition):

Vidal, Daniel, 1984-. “Desenvolvimento e avaliação de uma técnica eficiente para estimativa de potência dinâmica em circuitos digitais gate-level .” 2015. Thesis, Universidade Estadual de Campinas. Accessed January 19, 2020. http://repositorio.unicamp.br/jspui/handle/REPOSIP/275566.

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MLA Handbook (7th Edition):

Vidal, Daniel, 1984-. “Desenvolvimento e avaliação de uma técnica eficiente para estimativa de potência dinâmica em circuitos digitais gate-level .” 2015. Web. 19 Jan 2020.

Vancouver:

Vidal, Daniel 1. Desenvolvimento e avaliação de uma técnica eficiente para estimativa de potência dinâmica em circuitos digitais gate-level . [Internet] [Thesis]. Universidade Estadual de Campinas; 2015. [cited 2020 Jan 19]. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/275566.

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Council of Science Editors:

Vidal, Daniel 1. Desenvolvimento e avaliação de uma técnica eficiente para estimativa de potência dinâmica em circuitos digitais gate-level . [Thesis]. Universidade Estadual de Campinas; 2015. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/275566

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Universidade Estadual de Campinas

9. Campos, Marcel Veloso, 1977-. Análise e projeto de buffers de alta velocidade e baixa distorção em tecnologia CMOS aplicados em conversores analógico-digitais .

Degree: 2015, Universidade Estadual de Campinas

 Resumo: Projetos de conversores Analógico-Digitais com alta resolução, alta velocidade e consumo moderado se tornou dominante devido à demanda atual em tecnologias voltadas para comunicações… (more)

Subjects/Keywords: Conversores analógicos-digitais; Amplificadores operacionais; Realimentação; Circuitos elétricos não-lineares; Circuitos integrados

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APA (6th Edition):

Campos, Marcel Veloso, 1. (2015). Análise e projeto de buffers de alta velocidade e baixa distorção em tecnologia CMOS aplicados em conversores analógico-digitais . (Thesis). Universidade Estadual de Campinas. Retrieved from http://repositorio.unicamp.br/jspui/handle/REPOSIP/260930

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Chicago Manual of Style (16th Edition):

Campos, Marcel Veloso, 1977-. “Análise e projeto de buffers de alta velocidade e baixa distorção em tecnologia CMOS aplicados em conversores analógico-digitais .” 2015. Thesis, Universidade Estadual de Campinas. Accessed January 19, 2020. http://repositorio.unicamp.br/jspui/handle/REPOSIP/260930.

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MLA Handbook (7th Edition):

Campos, Marcel Veloso, 1977-. “Análise e projeto de buffers de alta velocidade e baixa distorção em tecnologia CMOS aplicados em conversores analógico-digitais .” 2015. Web. 19 Jan 2020.

Vancouver:

Campos, Marcel Veloso 1. Análise e projeto de buffers de alta velocidade e baixa distorção em tecnologia CMOS aplicados em conversores analógico-digitais . [Internet] [Thesis]. Universidade Estadual de Campinas; 2015. [cited 2020 Jan 19]. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/260930.

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Council of Science Editors:

Campos, Marcel Veloso 1. Análise e projeto de buffers de alta velocidade e baixa distorção em tecnologia CMOS aplicados em conversores analógico-digitais . [Thesis]. Universidade Estadual de Campinas; 2015. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/260930

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Universidade do Rio Grande do Sul

10. Amaral, Raul Vieira. Metodologia de análise da variabilidade em FPGA.

Degree: 2010, Universidade do Rio Grande do Sul

Este trabalho visa propor uma metodologia de análise da variabilidade do tempo de atraso de propagação no FPGA. Para alcançar esse objetivo são utilizados três… (more)

Subjects/Keywords: Electrical engineering; Fpga; FPGA; Circuitos digitais; Sistemas digitais; Variability; Propagation-delay Time; Delay; Within-die

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APA (6th Edition):

Amaral, R. V. (2010). Metodologia de análise da variabilidade em FPGA. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/27934

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Chicago Manual of Style (16th Edition):

Amaral, Raul Vieira. “Metodologia de análise da variabilidade em FPGA.” 2010. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/27934.

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MLA Handbook (7th Edition):

Amaral, Raul Vieira. “Metodologia de análise da variabilidade em FPGA.” 2010. Web. 19 Jan 2020.

Vancouver:

Amaral RV. Metodologia de análise da variabilidade em FPGA. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2010. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/27934.

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Council of Science Editors:

Amaral RV. Metodologia de análise da variabilidade em FPGA. [Thesis]. Universidade do Rio Grande do Sul; 2010. Available from: http://hdl.handle.net/10183/27934

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Universidade Estadual de Campinas

11. Guimarães, Homero Luz. Uma arquitetura de processamento paralelo para implementação de um trigger nível zero para instrumentação nuclear .

Degree: 2013, Universidade Estadual de Campinas

 Resumo: Os experimentos em Física de alta energia tem se beneficiado enormemente do progresso alcançado na área de Microeletrônica, pois isto tem proporcionado a criação… (more)

Subjects/Keywords: Detectores de partículas sensiveis a posição; Detectores nucleares; Circuitos integrados; Circuitos integrados lineares; Circuitos integrados digitais

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APA (6th Edition):

Guimarães, H. L. (2013). Uma arquitetura de processamento paralelo para implementação de um trigger nível zero para instrumentação nuclear . (Thesis). Universidade Estadual de Campinas. Retrieved from http://repositorio.unicamp.br/jspui/handle/REPOSIP/260880

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Chicago Manual of Style (16th Edition):

Guimarães, Homero Luz. “Uma arquitetura de processamento paralelo para implementação de um trigger nível zero para instrumentação nuclear .” 2013. Thesis, Universidade Estadual de Campinas. Accessed January 19, 2020. http://repositorio.unicamp.br/jspui/handle/REPOSIP/260880.

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MLA Handbook (7th Edition):

Guimarães, Homero Luz. “Uma arquitetura de processamento paralelo para implementação de um trigger nível zero para instrumentação nuclear .” 2013. Web. 19 Jan 2020.

Vancouver:

Guimarães HL. Uma arquitetura de processamento paralelo para implementação de um trigger nível zero para instrumentação nuclear . [Internet] [Thesis]. Universidade Estadual de Campinas; 2013. [cited 2020 Jan 19]. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/260880.

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Council of Science Editors:

Guimarães HL. Uma arquitetura de processamento paralelo para implementação de um trigger nível zero para instrumentação nuclear . [Thesis]. Universidade Estadual de Campinas; 2013. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/260880

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Universidade Estadual de Campinas

12. Abdnur, Thiago Borges, 1984-. Construção e avaliação de uma solução eficiente para comunicação entre processadores SPARCv8 .

Degree: 2012, Universidade Estadual de Campinas

 Resumo: Com a mudança da maior parte das arquiteturas convencionais para multi-core a comunica _cão entre as diferentes unidades de processamento se torna um problema… (more)

Subjects/Keywords: Arquitetura de computador; Redes - em - chip; Circuitos integrados digitais

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APA (6th Edition):

Abdnur, Thiago Borges, 1. (2012). Construção e avaliação de uma solução eficiente para comunicação entre processadores SPARCv8 . (Thesis). Universidade Estadual de Campinas. Retrieved from http://repositorio.unicamp.br/jspui/handle/REPOSIP/275660

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Chicago Manual of Style (16th Edition):

Abdnur, Thiago Borges, 1984-. “Construção e avaliação de uma solução eficiente para comunicação entre processadores SPARCv8 .” 2012. Thesis, Universidade Estadual de Campinas. Accessed January 19, 2020. http://repositorio.unicamp.br/jspui/handle/REPOSIP/275660.

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MLA Handbook (7th Edition):

Abdnur, Thiago Borges, 1984-. “Construção e avaliação de uma solução eficiente para comunicação entre processadores SPARCv8 .” 2012. Web. 19 Jan 2020.

Vancouver:

Abdnur, Thiago Borges 1. Construção e avaliação de uma solução eficiente para comunicação entre processadores SPARCv8 . [Internet] [Thesis]. Universidade Estadual de Campinas; 2012. [cited 2020 Jan 19]. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/275660.

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Council of Science Editors:

Abdnur, Thiago Borges 1. Construção e avaliação de uma solução eficiente para comunicação entre processadores SPARCv8 . [Thesis]. Universidade Estadual de Campinas; 2012. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/275660

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Universidade Estadual de Campinas

13. Taveira, Jose Geraldo Mendes. Desenvolvimento de uma matriz de portas CMOS .

Degree: 1991, Universidade Estadual de Campinas

 Resumo: É apresentado o projeto de uma matriz deportas CMOS. O capítulo 11 descreve as etapas de projeto, incluindo desde a escolha da topologia das… (more)

Subjects/Keywords: Circuitos integrados digitais; Eletrônica digital

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APA (6th Edition):

Taveira, J. G. M. (1991). Desenvolvimento de uma matriz de portas CMOS . (Thesis). Universidade Estadual de Campinas. Retrieved from http://repositorio.unicamp.br/jspui/handle/REPOSIP/261320

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Chicago Manual of Style (16th Edition):

Taveira, Jose Geraldo Mendes. “Desenvolvimento de uma matriz de portas CMOS .” 1991. Thesis, Universidade Estadual de Campinas. Accessed January 19, 2020. http://repositorio.unicamp.br/jspui/handle/REPOSIP/261320.

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MLA Handbook (7th Edition):

Taveira, Jose Geraldo Mendes. “Desenvolvimento de uma matriz de portas CMOS .” 1991. Web. 19 Jan 2020.

Vancouver:

Taveira JGM. Desenvolvimento de uma matriz de portas CMOS . [Internet] [Thesis]. Universidade Estadual de Campinas; 1991. [cited 2020 Jan 19]. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/261320.

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Council of Science Editors:

Taveira JGM. Desenvolvimento de uma matriz de portas CMOS . [Thesis]. Universidade Estadual de Campinas; 1991. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/261320

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Instituto Tecnológico de Aeronáutica

14. Tiago da Silva Curtinhas. Assinalamento de estados para controladores assíncronos utilizando algoritmo genético.

Degree: 2013, Instituto Tecnológico de Aeronáutica

 Controladores assíncronos Modo Burst Estendido (MBE) são importantes no projeto de sistemas digitais heterogêneos. Dois passos importantes na síntese lógica dos controladores MBE são os… (more)

Subjects/Keywords: Circuitos assíncronos; Sistemas digitais; Algoritmos; Engenharia elétrica; Engenharia eletrônica

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APA (6th Edition):

Curtinhas, T. d. S. (2013). Assinalamento de estados para controladores assíncronos utilizando algoritmo genético. (Thesis). Instituto Tecnológico de Aeronáutica. Retrieved from http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2277

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Chicago Manual of Style (16th Edition):

Curtinhas, Tiago da Silva. “Assinalamento de estados para controladores assíncronos utilizando algoritmo genético.” 2013. Thesis, Instituto Tecnológico de Aeronáutica. Accessed January 19, 2020. http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2277.

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MLA Handbook (7th Edition):

Curtinhas, Tiago da Silva. “Assinalamento de estados para controladores assíncronos utilizando algoritmo genético.” 2013. Web. 19 Jan 2020.

Vancouver:

Curtinhas TdS. Assinalamento de estados para controladores assíncronos utilizando algoritmo genético. [Internet] [Thesis]. Instituto Tecnológico de Aeronáutica; 2013. [cited 2020 Jan 19]. Available from: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2277.

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Council of Science Editors:

Curtinhas TdS. Assinalamento de estados para controladores assíncronos utilizando algoritmo genético. [Thesis]. Instituto Tecnológico de Aeronáutica; 2013. Available from: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=2277

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Universidade Estadual de Campinas

15. Leite, Rogerio Lara. Utilização de equipamentos automaticos de teste em circuitos integrados digitais .

Degree: 1994, Universidade Estadual de Campinas

 Resumo: Este trabalho comenta alguns aspectos importantes do teste automático de um cir­ cuito integrado digital. Apresenta os principais tipos de testes elétricos realizados por… (more)

Subjects/Keywords: Circuitos integrados digitais; Eletrônica digital

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APA (6th Edition):

Leite, R. L. (1994). Utilização de equipamentos automaticos de teste em circuitos integrados digitais . (Thesis). Universidade Estadual de Campinas. Retrieved from http://repositorio.unicamp.br/jspui/handle/REPOSIP/259330

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Chicago Manual of Style (16th Edition):

Leite, Rogerio Lara. “Utilização de equipamentos automaticos de teste em circuitos integrados digitais .” 1994. Thesis, Universidade Estadual de Campinas. Accessed January 19, 2020. http://repositorio.unicamp.br/jspui/handle/REPOSIP/259330.

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MLA Handbook (7th Edition):

Leite, Rogerio Lara. “Utilização de equipamentos automaticos de teste em circuitos integrados digitais .” 1994. Web. 19 Jan 2020.

Vancouver:

Leite RL. Utilização de equipamentos automaticos de teste em circuitos integrados digitais . [Internet] [Thesis]. Universidade Estadual de Campinas; 1994. [cited 2020 Jan 19]. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/259330.

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Council of Science Editors:

Leite RL. Utilização de equipamentos automaticos de teste em circuitos integrados digitais . [Thesis]. Universidade Estadual de Campinas; 1994. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/259330

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Universidade Estadual de Campinas

16. Oliveira, Bernadete Aparecida de Lima. Especificação de um auditor de testabilidade de projetos de cI's digitais baseados em celulas .

Degree: 1991, Universidade Estadual de Campinas

 Resumo: Esta dissertação trata a especificação de um sistema de auditoria de testabilidade de projetos de CI's digitais baseados em células. Situa a utilização de… (more)

Subjects/Keywords: Circuitos integrados digitais; Eletrônica digital

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APA (6th Edition):

Oliveira, B. A. d. L. (1991). Especificação de um auditor de testabilidade de projetos de cI's digitais baseados em celulas . (Thesis). Universidade Estadual de Campinas. Retrieved from http://repositorio.unicamp.br/jspui/handle/REPOSIP/258802

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Chicago Manual of Style (16th Edition):

Oliveira, Bernadete Aparecida de Lima. “Especificação de um auditor de testabilidade de projetos de cI's digitais baseados em celulas .” 1991. Thesis, Universidade Estadual de Campinas. Accessed January 19, 2020. http://repositorio.unicamp.br/jspui/handle/REPOSIP/258802.

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MLA Handbook (7th Edition):

Oliveira, Bernadete Aparecida de Lima. “Especificação de um auditor de testabilidade de projetos de cI's digitais baseados em celulas .” 1991. Web. 19 Jan 2020.

Vancouver:

Oliveira BAdL. Especificação de um auditor de testabilidade de projetos de cI's digitais baseados em celulas . [Internet] [Thesis]. Universidade Estadual de Campinas; 1991. [cited 2020 Jan 19]. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/258802.

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Oliveira BAdL. Especificação de um auditor de testabilidade de projetos de cI's digitais baseados em celulas . [Thesis]. Universidade Estadual de Campinas; 1991. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/258802

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Universidade Estadual de Campinas

17. Garcia, Anilton Salles. Planejamento do entroncamento em redes telefonicas urbanas em processo de digitalização .

Degree: 1987, Universidade Estadual de Campinas

 Resumo: A crescente utilização de comutação e transmissão digital em áreas telefônicas locais multiestações, requer o desenvolvimento de novas metodologias para o tratamento da rede… (more)

Subjects/Keywords: Otimização estrutural; Circuitos integrados digitais

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APA (6th Edition):

Garcia, A. S. (1987). Planejamento do entroncamento em redes telefonicas urbanas em processo de digitalização . (Thesis). Universidade Estadual de Campinas. Retrieved from http://repositorio.unicamp.br/jspui/handle/REPOSIP/260406

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Chicago Manual of Style (16th Edition):

Garcia, Anilton Salles. “Planejamento do entroncamento em redes telefonicas urbanas em processo de digitalização .” 1987. Thesis, Universidade Estadual de Campinas. Accessed January 19, 2020. http://repositorio.unicamp.br/jspui/handle/REPOSIP/260406.

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MLA Handbook (7th Edition):

Garcia, Anilton Salles. “Planejamento do entroncamento em redes telefonicas urbanas em processo de digitalização .” 1987. Web. 19 Jan 2020.

Vancouver:

Garcia AS. Planejamento do entroncamento em redes telefonicas urbanas em processo de digitalização . [Internet] [Thesis]. Universidade Estadual de Campinas; 1987. [cited 2020 Jan 19]. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/260406.

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Council of Science Editors:

Garcia AS. Planejamento do entroncamento em redes telefonicas urbanas em processo de digitalização . [Thesis]. Universidade Estadual de Campinas; 1987. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/260406

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Universidade do Rio Grande do Sul

18. Costa, Eduardo Antonio Cesar da. Operadores aritméticos de baixo consumo para arquiteturas de circuitos DSP.

Degree: 2002, Universidade do Rio Grande do Sul

 Este trabalho tem como foco a aplicação de técnicas de otimização de potência no alto nível de abstração para circuitos CMOS, e em particular no… (more)

Subjects/Keywords: Microeletrônica; Circuitos digitais; Consumo : Potencia

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APA (6th Edition):

Costa, E. A. C. d. (2002). Operadores aritméticos de baixo consumo para arquiteturas de circuitos DSP. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/2597

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Chicago Manual of Style (16th Edition):

Costa, Eduardo Antonio Cesar da. “Operadores aritméticos de baixo consumo para arquiteturas de circuitos DSP.” 2002. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/2597.

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MLA Handbook (7th Edition):

Costa, Eduardo Antonio Cesar da. “Operadores aritméticos de baixo consumo para arquiteturas de circuitos DSP.” 2002. Web. 19 Jan 2020.

Vancouver:

Costa EACd. Operadores aritméticos de baixo consumo para arquiteturas de circuitos DSP. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2002. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/2597.

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Council of Science Editors:

Costa EACd. Operadores aritméticos de baixo consumo para arquiteturas de circuitos DSP. [Thesis]. Universidade do Rio Grande do Sul; 2002. Available from: http://hdl.handle.net/10183/2597

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Universidade do Rio Grande do Sul

19. Silva, Augusto Neutzling. Syhthesis of thereshold logic based circuits.

Degree: 2014, Universidade do Rio Grande do Sul

In this work, a novel method to synthesize digital integrated circuits (ICs) based on threshold logic gates (TLG) is proposed. Synthesis considering TLGs is quite… (more)

Subjects/Keywords: Digital circuits; Microeletrônica; Logic synthesis; Circuitos digitais; Threshold logic; Emerging technologies

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APA (6th Edition):

Silva, A. N. (2014). Syhthesis of thereshold logic based circuits. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/119435

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Chicago Manual of Style (16th Edition):

Silva, Augusto Neutzling. “Syhthesis of thereshold logic based circuits.” 2014. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/119435.

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MLA Handbook (7th Edition):

Silva, Augusto Neutzling. “Syhthesis of thereshold logic based circuits.” 2014. Web. 19 Jan 2020.

Vancouver:

Silva AN. Syhthesis of thereshold logic based circuits. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2014. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/119435.

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Council of Science Editors:

Silva AN. Syhthesis of thereshold logic based circuits. [Thesis]. Universidade do Rio Grande do Sul; 2014. Available from: http://hdl.handle.net/10183/119435

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Universidade do Rio Grande do Sul

20. Tambara, Lucas Antunes. Analyzing the Impact of Radiation-induced Failures in All Programmable System-on-Chip Devices.

Degree: 2017, Universidade do Rio Grande do Sul

O recente avanço da indústria de semicondutores tem possibilitado a integração de componentes complexos e arquiteturas de sistemas dentro de um único chip de silício.… (more)

Subjects/Keywords: Microeletrônica; Processor; Radiation effects; Circuitos digitais; Radiação; Fault injection

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APA (6th Edition):

Tambara, L. A. (2017). Analyzing the Impact of Radiation-induced Failures in All Programmable System-on-Chip Devices. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/164461

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Chicago Manual of Style (16th Edition):

Tambara, Lucas Antunes. “Analyzing the Impact of Radiation-induced Failures in All Programmable System-on-Chip Devices.” 2017. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/164461.

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MLA Handbook (7th Edition):

Tambara, Lucas Antunes. “Analyzing the Impact of Radiation-induced Failures in All Programmable System-on-Chip Devices.” 2017. Web. 19 Jan 2020.

Vancouver:

Tambara LA. Analyzing the Impact of Radiation-induced Failures in All Programmable System-on-Chip Devices. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2017. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/164461.

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Council of Science Editors:

Tambara LA. Analyzing the Impact of Radiation-induced Failures in All Programmable System-on-Chip Devices. [Thesis]. Universidade do Rio Grande do Sul; 2017. Available from: http://hdl.handle.net/10183/164461

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Universidade do Rio Grande do Sul

21. Ferreira, Luiz Fernando. Double-gate nanotransistors in silicon-on-insulator : simulation of sub-20 nm FinFETs.

Degree: 2012, Universidade do Rio Grande do Sul

Esta Tese apresenta os resultados da simulação do transporte eletrônico em três dimensões (3D) no nano dispositivo eletrônico conhecido como “SOI-FinFET”. Este dispositivo é um… (more)

Subjects/Keywords: Microeletrônica; MOSFET; SOI; Circuitos digitais; FinFET; Circuitos integrados; Double-gate; Multiple-gate; Nano-device; 3Dnumerical simulation

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APA (6th Edition):

Ferreira, L. F. (2012). Double-gate nanotransistors in silicon-on-insulator : simulation of sub-20 nm FinFETs. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/65631

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Chicago Manual of Style (16th Edition):

Ferreira, Luiz Fernando. “Double-gate nanotransistors in silicon-on-insulator : simulation of sub-20 nm FinFETs.” 2012. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/65631.

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MLA Handbook (7th Edition):

Ferreira, Luiz Fernando. “Double-gate nanotransistors in silicon-on-insulator : simulation of sub-20 nm FinFETs.” 2012. Web. 19 Jan 2020.

Vancouver:

Ferreira LF. Double-gate nanotransistors in silicon-on-insulator : simulation of sub-20 nm FinFETs. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2012. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/65631.

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Council of Science Editors:

Ferreira LF. Double-gate nanotransistors in silicon-on-insulator : simulation of sub-20 nm FinFETs. [Thesis]. Universidade do Rio Grande do Sul; 2012. Available from: http://hdl.handle.net/10183/65631

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Universidade do Rio Grande do Sul

22. Bortolon, Felipe Todeschini. Static noise margin analysis for CMOS logic cells in near-threshold.

Degree: 2018, Universidade do Rio Grande do Sul

The advancement of semiconductor technology enabled the fabrication of devices with faster switching activity and chips with higher integration density. However, these advances are facing… (more)

Subjects/Keywords: Microeletrônica; Digital circuit; Circuitos digitais; SNM; Noise tolerance; Digital cell design; Subthreshold

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APA (6th Edition):

Bortolon, F. T. (2018). Static noise margin analysis for CMOS logic cells in near-threshold. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/178664

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Chicago Manual of Style (16th Edition):

Bortolon, Felipe Todeschini. “Static noise margin analysis for CMOS logic cells in near-threshold.” 2018. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/178664.

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MLA Handbook (7th Edition):

Bortolon, Felipe Todeschini. “Static noise margin analysis for CMOS logic cells in near-threshold.” 2018. Web. 19 Jan 2020.

Vancouver:

Bortolon FT. Static noise margin analysis for CMOS logic cells in near-threshold. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2018. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/178664.

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Council of Science Editors:

Bortolon FT. Static noise margin analysis for CMOS logic cells in near-threshold. [Thesis]. Universidade do Rio Grande do Sul; 2018. Available from: http://hdl.handle.net/10183/178664

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Universidade do Rio Grande do Sul

23. Mello, Israel Sperotto de. All-MOSFET M-2M digital-to-analog converter for operation with very low supply voltage.

Degree: 2015, Universidade do Rio Grande do Sul

 Desde os anos 80 a evolução dos processos de fabricação de circuitos integrados MOS tem buscado a redução da tensão de alimentação, como forma de… (more)

Subjects/Keywords: Microeletrônica; CMOS analog design; Circuitos digitais; Low voltage design; Digital to analog converter; Mismatch

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APA (6th Edition):

Mello, I. S. d. (2015). All-MOSFET M-2M digital-to-analog converter for operation with very low supply voltage. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/169086

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Chicago Manual of Style (16th Edition):

Mello, Israel Sperotto de. “All-MOSFET M-2M digital-to-analog converter for operation with very low supply voltage.” 2015. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/169086.

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MLA Handbook (7th Edition):

Mello, Israel Sperotto de. “All-MOSFET M-2M digital-to-analog converter for operation with very low supply voltage.” 2015. Web. 19 Jan 2020.

Vancouver:

Mello ISd. All-MOSFET M-2M digital-to-analog converter for operation with very low supply voltage. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2015. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/169086.

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Council of Science Editors:

Mello ISd. All-MOSFET M-2M digital-to-analog converter for operation with very low supply voltage. [Thesis]. Universidade do Rio Grande do Sul; 2015. Available from: http://hdl.handle.net/10183/169086

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Universidade Estadual de Campinas

24. Charry Sierra, Ximena. Projeto, simulações e analises de comparadores de corrente MOS .

Degree: 1996, Universidade Estadual de Campinas

 Resumo: Este trabalho tem por objetivo o estudo de dois comparadores de corrente, conhecidos como Comparador de Corrente com Efeito de Modulação de Canal e… (more)

Subjects/Keywords: Circuitos integrados; Transistores; Conversores analógicos-digitais

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APA (6th Edition):

Charry Sierra, X. (1996). Projeto, simulações e analises de comparadores de corrente MOS . (Thesis). Universidade Estadual de Campinas. Retrieved from http://repositorio.unicamp.br/jspui/handle/REPOSIP/261899

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Charry Sierra, Ximena. “Projeto, simulações e analises de comparadores de corrente MOS .” 1996. Thesis, Universidade Estadual de Campinas. Accessed January 19, 2020. http://repositorio.unicamp.br/jspui/handle/REPOSIP/261899.

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Charry Sierra, Ximena. “Projeto, simulações e analises de comparadores de corrente MOS .” 1996. Web. 19 Jan 2020.

Vancouver:

Charry Sierra X. Projeto, simulações e analises de comparadores de corrente MOS . [Internet] [Thesis]. Universidade Estadual de Campinas; 1996. [cited 2020 Jan 19]. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/261899.

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Charry Sierra X. Projeto, simulações e analises de comparadores de corrente MOS . [Thesis]. Universidade Estadual de Campinas; 1996. Available from: http://repositorio.unicamp.br/jspui/handle/REPOSIP/261899

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Universidade do Rio Grande do Sul

25. Neutzling, Augusto. Thereshold logic technology mapping for emerging nanotechnologies.

Degree: 2017, Universidade do Rio Grande do Sul

Threshold logic is a powerful alternative paradigm for realizing Boolean functions in digital circuit design. A threshold logic function (TLF) can be roughly defined as… (more)

Subjects/Keywords: Logic synthesis; Microeletrônica; Circuitos digitais; Digital circuit; Technology mapping; Threshold logic; Majority logic; Nanotechnologies

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APA (6th Edition):

Neutzling, A. (2017). Thereshold logic technology mapping for emerging nanotechnologies. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/180356

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Chicago Manual of Style (16th Edition):

Neutzling, Augusto. “Thereshold logic technology mapping for emerging nanotechnologies.” 2017. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/180356.

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Neutzling, Augusto. “Thereshold logic technology mapping for emerging nanotechnologies.” 2017. Web. 19 Jan 2020.

Vancouver:

Neutzling A. Thereshold logic technology mapping for emerging nanotechnologies. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2017. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/180356.

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Council of Science Editors:

Neutzling A. Thereshold logic technology mapping for emerging nanotechnologies. [Thesis]. Universidade do Rio Grande do Sul; 2017. Available from: http://hdl.handle.net/10183/180356

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Universidade do Rio Grande do Sul

26. Ghissoni, Sidinei. Decomposição de coeficientes trigonométricos para a redução de área e potência em arquiteturas FFT híbridas na base 2.

Degree: 2012, Universidade do Rio Grande do Sul

A crescente utilização de equipamentos móveis que empregam a transformada rápida de Fourier (FFT) nas operações de sinal digital pode ter seu uso restrito devido… (more)

Subjects/Keywords: Twiddle factors; Microeletrônica; Circuitos digitais; Gate-level; CMM; Radix-2; Low-power; Area

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APA (6th Edition):

Ghissoni, S. (2012). Decomposição de coeficientes trigonométricos para a redução de área e potência em arquiteturas FFT híbridas na base 2. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/67864

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Chicago Manual of Style (16th Edition):

Ghissoni, Sidinei. “Decomposição de coeficientes trigonométricos para a redução de área e potência em arquiteturas FFT híbridas na base 2.” 2012. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/67864.

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MLA Handbook (7th Edition):

Ghissoni, Sidinei. “Decomposição de coeficientes trigonométricos para a redução de área e potência em arquiteturas FFT híbridas na base 2.” 2012. Web. 19 Jan 2020.

Vancouver:

Ghissoni S. Decomposição de coeficientes trigonométricos para a redução de área e potência em arquiteturas FFT híbridas na base 2. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2012. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/67864.

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Council of Science Editors:

Ghissoni S. Decomposição de coeficientes trigonométricos para a redução de área e potência em arquiteturas FFT híbridas na base 2. [Thesis]. Universidade do Rio Grande do Sul; 2012. Available from: http://hdl.handle.net/10183/67864

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Universidade do Rio Grande do Sul

27. Silva, Jeferson Santiago da. Architectural exploration of digital systems design for FPGAs using C/C++/SystemC specification languages.

Degree: 2015, Universidade do Rio Grande do Sul

The increasing demand for high computational performance and massive data processing has driven the development of systems-on-chip. One implementation target for complex digital systems are… (more)

Subjects/Keywords: Microeletrônica; High-level synthesis; FPGA; Circuitos digitais; Design space exploration; Digital design; Optimization techniques

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APA (6th Edition):

Silva, J. S. d. (2015). Architectural exploration of digital systems design for FPGAs using C/C++/SystemC specification languages. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/119082

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Chicago Manual of Style (16th Edition):

Silva, Jeferson Santiago da. “Architectural exploration of digital systems design for FPGAs using C/C++/SystemC specification languages.” 2015. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/119082.

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MLA Handbook (7th Edition):

Silva, Jeferson Santiago da. “Architectural exploration of digital systems design for FPGAs using C/C++/SystemC specification languages.” 2015. Web. 19 Jan 2020.

Vancouver:

Silva JSd. Architectural exploration of digital systems design for FPGAs using C/C++/SystemC specification languages. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2015. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/119082.

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Council of Science Editors:

Silva JSd. Architectural exploration of digital systems design for FPGAs using C/C++/SystemC specification languages. [Thesis]. Universidade do Rio Grande do Sul; 2015. Available from: http://hdl.handle.net/10183/119082

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Universidade do Rio Grande do Sul

28. Camargo, Vinícius Valduga de Almeida. Modelagem e simulação de NBTI em circuitos digitais.

Degree: 2012, Universidade do Rio Grande do Sul

A miniaturização dos transistores do tipo MOS traz consigo um aumento na variabilidade de seus parâmetros elétricos, originaria do processo de fabricação e de efeitos… (more)

Subjects/Keywords: Microeletrônica; NBTI; RTS; Circuitos digitais; Modelagem computacional; RTN; Simulação computacional; Circuit simulation; SSTA; Microelectronics

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APA (6th Edition):

Camargo, V. V. d. A. (2012). Modelagem e simulação de NBTI em circuitos digitais. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/131896

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Chicago Manual of Style (16th Edition):

Camargo, Vinícius Valduga de Almeida. “Modelagem e simulação de NBTI em circuitos digitais.” 2012. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/131896.

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MLA Handbook (7th Edition):

Camargo, Vinícius Valduga de Almeida. “Modelagem e simulação de NBTI em circuitos digitais.” 2012. Web. 19 Jan 2020.

Vancouver:

Camargo VVdA. Modelagem e simulação de NBTI em circuitos digitais. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2012. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/131896.

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Council of Science Editors:

Camargo VVdA. Modelagem e simulação de NBTI em circuitos digitais. [Thesis]. Universidade do Rio Grande do Sul; 2012. Available from: http://hdl.handle.net/10183/131896

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Universidade do Rio Grande do Sul

29. Flach, Guilherme Augusto. Discrete gate sizing and timing-driven detailed placement for the design of digital circuits.

Degree: 2015, Universidade do Rio Grande do Sul

Electronic design automation (EDA) tools play a fundamental role in the increasingly complexity of digital circuit designs. They empower designers to create circuits with several… (more)

Subjects/Keywords: Discrete gate sizing; Microeletrônica; Circuitos digitais; Timing-driven detailed placement; Lagrangian relaxation; EDA; Microelectronic

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APA (6th Edition):

Flach, G. A. (2015). Discrete gate sizing and timing-driven detailed placement for the design of digital circuits. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/134330

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Chicago Manual of Style (16th Edition):

Flach, Guilherme Augusto. “Discrete gate sizing and timing-driven detailed placement for the design of digital circuits.” 2015. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/134330.

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MLA Handbook (7th Edition):

Flach, Guilherme Augusto. “Discrete gate sizing and timing-driven detailed placement for the design of digital circuits.” 2015. Web. 19 Jan 2020.

Vancouver:

Flach GA. Discrete gate sizing and timing-driven detailed placement for the design of digital circuits. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2015. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/134330.

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Council of Science Editors:

Flach GA. Discrete gate sizing and timing-driven detailed placement for the design of digital circuits. [Thesis]. Universidade do Rio Grande do Sul; 2015. Available from: http://hdl.handle.net/10183/134330

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Universidade do Rio Grande do Sul

30. Baqueta, Jeferson José. Evaluation of using MIGFET devices in digital integrated circuit design.

Degree: 2017, Universidade do Rio Grande do Sul

The scaling of MOS transistor has been the main manufacturing strategy for improving integrated circuit (IC) performance. However, as the device dimensions shrink, the scaling… (more)

Subjects/Keywords: Digital circuits; Microeletrônica; Circuitos digitais; Emerging technologies; MIGFET; Adders; Cell libraries; Nanotechnology

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APA (6th Edition):

Baqueta, J. J. (2017). Evaluation of using MIGFET devices in digital integrated circuit design. (Thesis). Universidade do Rio Grande do Sul. Retrieved from http://hdl.handle.net/10183/164044

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Chicago Manual of Style (16th Edition):

Baqueta, Jeferson José. “Evaluation of using MIGFET devices in digital integrated circuit design.” 2017. Thesis, Universidade do Rio Grande do Sul. Accessed January 19, 2020. http://hdl.handle.net/10183/164044.

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MLA Handbook (7th Edition):

Baqueta, Jeferson José. “Evaluation of using MIGFET devices in digital integrated circuit design.” 2017. Web. 19 Jan 2020.

Vancouver:

Baqueta JJ. Evaluation of using MIGFET devices in digital integrated circuit design. [Internet] [Thesis]. Universidade do Rio Grande do Sul; 2017. [cited 2020 Jan 19]. Available from: http://hdl.handle.net/10183/164044.

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Council of Science Editors:

Baqueta JJ. Evaluation of using MIGFET devices in digital integrated circuit design. [Thesis]. Universidade do Rio Grande do Sul; 2017. Available from: http://hdl.handle.net/10183/164044

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