▼ 

Les innovations issues du monde du semiconducteur évoluent vers de multiples applications et sont présentes dans de nombreux secteurs industriels, le médical, ou les biotechnologies. Leur déploiement a été obtenu grâce à une augmentation des performances des circuits intégrés (vitesse, consommation d’énergie), mais également grâce à une pluridisciplinarité permise par une intégration de fonctions hétérogènes rendue possible par une évolution des interconnexions et l’émergence des TSV : Through-Silicon Vias. Leurs dimensions microniques requièrent une métallisation adaptée au dépôt de cuivre, notamment par une couche dite « seed layer » qui joue le rôle de film conducteur nécessaire à l’amorçage de la réaction de dépôt électrolytique pour le remplissage des TSV, assurant l’acheminement du signal électrique sur l’ensemble de la puce. C’est dans ce contexte que le dépôt par voie chimique et notamment la MOCVD (Metal-Organic Chemical Vapor Deposition) devient un candidat à fort potentiel pour le revêtement métallique de structure à géométrie complexe. Les éléments déterminants de cette technique de dépôt sont principalement le design du réacteur et la structure moléculaire du précurseur organométallique choisi. Nous avons étudié les propriétés du bis(dimethylamino-2-propoxy)copper(II), commercialisé sous le nom de Cu(dmap)2, ainsi que l’influence du dihydrogène et de l’eau lors de la réaction de dépôt de cuivre. Nous avons intégré ce film de cuivre métallique pur, continu, conforme, peu contraint dans des TSV de facteur de forme 10:1. Le remplissage électrolytique sans cavité révèle d’intéressantes propriétés de la molécule de Cu(dmap)2 pour ce type d’application.

Emerging innovative technologies from the semiconductor industry in other various industrials activities, medical, or biotechnologies, have been achieved through higher integrated circuits performances (speed, power consumption). But also thanks to heterogeneous 3D integration and the evolution of interconnections like TSV: Through-Silicon Vias. The high aspect ratio requires a suitable metallization to the copper deposition and particularly with the seed layer which is the conductive film necessary to initiate the electrolytic deposition reaction for the filling of TSV, ensuring the electrical signal delivery on the entire chip. In this context, chemical deposition and specifically MOCVD (Metal-Organic Chemical Vapor Deposition) is revealed as a high-potential candidate for the metal coating of complex geometry structure. Keys factors of this deposition technique are mainly the design of the reactor and the molecular structure of the organometallic precursor. We studied the properties of bis (dimethylamino-2-propoxy)copper(II), marketed as Cu(dmap)2, as well as the influence of hydrogen and water during the copper deposition reaction. We have integrated this pure, continuous, conformal, low-stressed metallic copper film into 10:1 form factor TSVs. The electrolytic plating without void highlights interesting properties of the Cu(dmap)2 molecule for this kind…

Advisors/Committee Members: Blanquet, Elisabeth (thesis director).

▼ Le but de cette thèse était de caractériser et d’aider au développement des premières mémoires résistives verticales (VRRAM) fabriquées au LETI. Parmi les mémoires émergentes, les mémoires résistives (ReRAM) semblent prometteuses en termes de miniaturisation, de vitesse de commutation, de coût et de simplicité d’intégration. Comme pour les mémoires FLASH, qui ont déjà atteint leur limite physique en terme de miniaturisation, les mémoires résistives ont déjà été étudiées dans une géométrie verticale pour proposer des solutions qui maximisent la densité. Au début de ce travail on a étudié des échantillons 1R pour avoir une compréhension générale du fonctionnement et faire un balayage des matériaux et des épaisseurs. Une fois identifiées les configurations optimales, les mémoires ont été intégrées dans des structures 1T-1R pour pouvoir les étudier d’une manière plus industrielle. Les mémoires 1R ont été intégrées dans des structures MESA et celles 1T-1R ont été intégrées dans des structures MESA et VIA. Dans les deux cas le point mémoire se trouve dans les flancs de la structure ; il était particulièrement compliqué de déposer l’électrode supérieure. Les dispositifs ont été caractérisés électriquement afin d’obtenir les informations suivantes : résistance initiale, tension de formation, set et reset, temps de commutation, états de haute et basse résistivité, endurance et temps de rétention. Ces informations ont permis d’évaluer les VRRAM comme un possible candidat de mémoire non-volatile. Les dispositifs ont démontré une endurance de 107 cycles pour un courant de SET de 300µA, plus de 105s de temps de rétention pour un courant de SET de 100µA à 200 C et un temps de commutation de 20ns. Le courant de SET a été réduit jusqu’à 7µA, les mémoires montrant alors une capacité de commutation. Pour des courants si faibles les tests de data rétention ont démontré que le filament conducteur (CF) n’est pas stable. Les résultats expérimentaux étaient en accord avec ceux obtenus sur une technologie planaire en démontrant que la géométrie verticale n’a pas d’effet majeur sur le fonctionnement des mémoires. Ensuite des mémoires à 2 niveaux ont été fabriquées. Ces dispositifs étaient importants pour faire des tests qui donnaient des informations utiles pour une future intégration à haute densité. Les structures à 2 niveaux ont été comparées en termes de tensions de commutation et de résistance pour vérifier la reproductibilité de la technologie sur les flancs de la structure verticale. Des tests de « disturb » ont été également effectués pour vérifier que le cyclage sur un niveau n’influence pas le niveau non sélectionné. Une autre partie de la thèse était dédiée à l’étude physique du comportement du CF pendant le cyclage. Cette étude a montré qu’il y a une corrélation parmi les résistances pendant le cyclage. Pour expliquer ce phénomène des modèles analytique et physique ont été développés. Les deux modèles sont basés sur l’hypothèse que pendant le cyclage il y a un paramètre qui dépend des valeurs aux cycles précédents. Pour le modèle… Advisors/Committee Members: Ghibaudo, Gérard (thesis director), Molas, Gabriel (thesis director).

▼ While consumer demand for electronic equipment and more mature systems integration capabilities, it makes the system complexity of chip design increasing significantly. Also accompany an issue is how to efficiently and accurately verify that such a large-scale chip. In this thesis, we make 3D graphics SoC as a case study, investigate the various aspect, i.e. architecture design, system integration, verification methods and verification platform. This thesis proposes a verification methodology with unified test pattern from system modeling level to test chip level, and via increase of the abstraction level of test patterns, that avoided the way through the manual to generate the test patterns. Not only eliminate manual editing effort and reduce the possibility of error, but also allows developers to more focus on algorithm design and functional verification. In addition, through the pre-described of test scenario (Test-bench) which automated verification and comparison methodology. The efficiency of regression test will be increased. And it's much easier to meet the constraint of time to market. However, In order to demonstrate our chip on new prototyping based board. We not only modified the channel of 3DG chip, but also develop a high-performance bus bridge to keep the efficient of exchange data between two system buses which in platform board and our SoC. And shorten the longest path of the overall system so that system clock rate could be enhanced from 82.6MHz to 120.4 MHz system clock rate. Advisors/Committee Members: Yun-Nan Chang (chair), Pei-Sheng Su (chair), Ing-Jer Huang (committee member), Yeh-Chun Liu (chair).

▼ 

Les objectifs technologiques de l'industrie de la microélectronique sont largement dictés par la loi de Moore qui vise une réduction permanente de la taille des transistors. Depuis peu l'intégration tridimensionnel de composant actif se présente comme une voie d'intégration alternative à la loi de Moore. Selon cette stratégie, les composants sont interconnectés selon l'axe verticale au moyen de plots de cuivre et d'un alliage à base d'étain (SnAgCu). L'assemblage est alors réalisé par un brasage eutectique de l'alliage SnAgCu qui génère une formation de composés intermétalliques (Cu6Sn6 et Cu3Sn) à l'interface entre les plots de cuivre et l'alliage. Or, ces composés intermétalliques sont parfois décrits dans la littérature comme facteur affaiblissant la fiabilité mécanique de l'interconnexion. Par ailleurs cette réactivité interfaciale s'accompagne de l'apparition microcavités de type trous Kirkendall susceptibles d'être à l'origine de ruptures d'interconnexions notée lors de tests de vieillissement. Ce mémoire est consacré à la caractérisation métallurgique du système d'interconnexion par brasage dont les dimensions sont celles des prototypes actuels c'est-à-dire 25µm. L'étude se concentrera successivement sur les aspects relatifs à la microstructure de l'alliage SnAgCu, à la réactivité interfaciale des systèmes Cu/SnAgCu et Ni/SnAgCu puis à la fiabilité mécanique du système d'interconnexion. Ces thématiques seront investiguées en fonction de la contrainte thermique et au cours des différentes étapes d'intégration jusqu'à l'assemblage de composant. Le caractère critique de la problématique réside dans le fait que les dimensions du système, déjà faibles, ont vocation à se réduire, rendant de plus en plus importante la proportion du volume de l'alliage occupée par ces formations interfaciales.

Technological roadmap of the microelectronic industry is mainly described by Moore'slaw which aims a constant reduction of transistors size. Three-dimensional integration ofactive chips appears more and more as an alternative way to Moore's law. According to thisstrategy, chips are interconnected along the vertical axis thanks to copper pillars and a tinbased alloy (SnAgCu).The joining is then performed through eutectic bonding using aSnAgCu solder alloy which is at the origin of intermetallic compounds growing at the copperalloy interface. These intermetallic compounds are sometimes described in literature asweakening factor of the interconnection mechanical reliability. Moreover this interfacialreactivity leads also to the formation of Kirkendall microvoids potentially causinginterconnections breakings, mostly noticed during ageing tests.This report is dedicated to the study and metallurgical characterization of theinterconnection system with a size close to that of the actual prototypes which is 25μm. Thestudy is successively focused on SnAgCu alloy microstructure, Cu/SnAgCu and Ni/SnAgCuinterfacial reactivity and on the mechanical reliability of interconnection system. These topicsare investigated in function of thermal…

Advisors/Committee Members: Hodaj, Fiqiri (thesis director), Charbonnier, Jean (thesis director).

▼ Flip chip interconnections have superior performance for microwave applications compared to wire bond interconnections because of their reduced parasitics, more compact architecture, and flexibility in laying out flip chip bond pads. Reduction in interconnect parasitics enables these interconnects to support broadband signals, therefore increasing the bandwidth capabilities of flip chip-assembled systems. Traditional flip chip designs provide mechanical and electrical connections from a top chip to a carrier substrate with rigid solder joints. For heterogeneous assemblies, flip chip connections suffer from thermo-mechanical failures caused by coefficient of thermal expansion mismatches. As an alternative, flexible flip chip interconnections incorporating a metal, which is liquid at room temperature, mitigates the possibility of such thermo-mechanical failures. Additionally, liquid metal, flip chip interconnections allow for room temperature assembly, simplifying assembly and rework processes. This dissertation focuses on the design and characterization of liquid metal interconnections, specifically using Galinstan, an alloy of gallium indium and tin, for the heterogeneous assembly of active monolithic microwave integrated circuits (MMICs) onto a CTE mismatched substrate. Carrier substrates designed for liquid metal transitions were fabricated on high resistivity Si and on three dimensional copper structures. The three dimensional copper structures were fabricated in the PolyStrata™ process. Individual MMIC chips were post-processed to mate with carrier substrates in a liquid metal, flip chip configuration. S-parameter measurements of prototype MMIC assemblies with liquid metal, flip chip interconnections showed an average transition loss of 0.7dB over the MMIC's frequency of operation (4.9 - 8.5 GHz). Passive assemblies were also fabricated to characterize the power and temperature performance of liquid metal transitions. Liquid metal interconnections show excellent power handling, maintaining consistent RF performance while transmitting 100W of continuous wave power for an hour. Liquid metal interconnections were also tested following 200 temperature cycles over the -140°C – 125°C range. A comparison of S parameter measurements taken before and after temperature cycling, over a frequency range of 10MHz - 40GHz showed no significant changes in performance. These passive assemblies were also used to develop a lumped element model of the interconnection which is useful for the verification the interconnection\'s performance and for comparison of liquid metal interconnection parasitic to wire bond and flip chip interconnect parasitics. The experimental results presented in this dissertation confirm that liquid metal interconnect are viable for wider use in military and commercial applications. In the future, additional environmental testing and further refinement of the processing flow, such as improved contact metallurgy, are needed to make this interconnect approach more viable for large volume manufacturing. Advisors/Committee Members: Raman, Sanjay (committeechair), Orlowski, Mariusz Kriysztof (committee member), Agah, Masoud (committee member), Bostian, Charles W. (committee member), Paul, Mark R. (committee member).

▼ 

Il a été démontré que la structure gate-all-around en nanofils de silicium peut radicalement supprimer les effets de canaux courts. De plus, l'introduction d'espaceurs internes entre ces nanofils peut permettre de contrôler la tension de seuil, à l'aide d'une deuxième grille de contrôle. Ces technologies permettent d'obtenir une consommation électrique extrêmement faible. Dans cette thèse, pour obtenir des opérations à haute vitesse (pour augmenter le courant de drain), la technique de réduction de la résistance source/drain sera débattue. Les propriétés de transport électronique des NWs empilées verticalement seront analysées en détail. De plus, des simulations numériques sont effectuées pour examiner les facultés de contrôle de leur tension de seuil utilisant des grilles sépares.

This thesis is titled “A Study on Carrier Transport Properties of Vertically-Stacked Nanowire Transistors,” and is organized in seven chapters in English. 　 Gate-all-around (GAA) silicon nanowire transistors (SNWTs) are one of the best structures to suppress short channel effect for future CMOS devices. In addition, vertically-stacked channel structure benefits from high on-state current owing to reduced footprint. In this thesis, the carrier transport properties of vertically-stacked GAA SNWTs have been experimentally investigated. The vertically-stacked GAA SNWTs were fabricated on SOI wafers by selective etching of SiGe layers in epitaxially-grown Si/SiGe superlattice and top-down CMOS process. The experimental results reveal stacked-channel structure can achieve superior on-state current. It was also found that the effective mobility decreases with diminishing nanowire cross-section width from 30 nm down to 5 nm. This study gives basis and guidelines to optimize the performance of GAA SNWTs for future CMOS devices.

Advisors/Committee Members: Cristoloveanu, Sorin (thesis director), Ernst, Thomas (thesis director).

▼ 

Les travaux de cette thèse portent sur l’idée de démontrer que la croissance des nanofils entre deux électrodes prédéfinies et plus particulièrement la croissance horizontale à l’intérieur des tranchées d’oxyde peut être utilisée dans l’optique d’une intégration 3D. Cela permettrait donc à terme de pouvoir directement fabriquer les couches actives semi-conductrices d’un transistor MOS dans les niveaux supérieurs d’une puce CMOS tout en respectant le budget thermique, et sans avoir recours à des étapes de collage de puces. Au cours de ce projet de recherche, nous nous sommes intéressés en premier lieu au développement et à l’optimisation du procédé « nanodamascène » mis en place pour guider des nanofils SiGe dans des tranchées d’oxyde directement sur un substrat SiO2/Si. À part de cette technique d’intégration, nous avons aussi utilisé la technique de diélectrophorèse pour orienter et localiser des nanofils dispersés dans une solution liquide entre des électrodes prédéfinies. Les résultats de ces études ont permis en premier lieu de fabriquer des transistors à canaux nanofils sur l’oxyde, avec un objectif final de montrer la possibilité d’établir un transistor dans le BEOL d’une puce CMOS.

The work of this thesis deals with the idea of demonstrating that the growth of nanowires between two predefined electrodes and more particularly the horizontal growth inside the oxide trenches can be used in the context of a 3D integration. This would help to directly manufacture the active semiconductor layers of a MOS transistor in the upper levels of a CMOS chip while respecting the thermal budget, and without resorting to chip bonding steps. During this project, we focused on the development and optimization of the "nanodamascene" process implemented to guide SiGe nanowires in oxide trenches directly on SiO2/Si substrate. Apart from this integration technique, we have also used the dielectrophoresis technique to orient and localize nanowires dispersed in a liquid solution between predefined electrodes. The results of these studies made it possible in the first place to manufacture nanowire channel transistors on the oxide, with a goal of which will be to demonstrate the possibility of establishing a transistor in the BEOL of a CMOS chip.

Advisors/Committee Members: Salem, Bassem (thesis director), Drouin, Dominique (thesis director).

▼ 

Alors que la miniaturisation des transistors suivant la loi de Moore semble ralentir dû à des limites physique, technologique et économique, il devient essentiel de trouver des alternatives afin de répondre à la demande croissante en électronique : informatique et télécommunication, objets intelligents et interconnectés, domaine médical et biologique… En cela, l’utilisation de la troisième dimension, par opposition à la fabrication planaire de composants électrique, semble être une option prometteuse. L’intégration 3D permet en effet d’incorporer plus de composants sur une même surface en les empilant à un coût technologique et économique plus faibles que celui de la miniaturisation. En particulier, l’intégration séquentielle ou CoolCubeTM au CEA-Leti permet de profiter pleinement de la troisième dimension en fabriquant successivement les uns sur les autres chaque étage d’une puce, permettant un alignement optimal des transistors unitaires à chaque niveau. Néanmoins, plusieurs verrous technologiques particuliers à l’intégration 3D Séquentielle doivent alors être levés.Dans ce manuscrit, nous nous intéresserons à la réduction du budget thermique pour la fabrication des transistors supérieurs, nécessaire afin de ne pas endommager les étages inférieurs lors de la réalisation des composants sus-jacents. Nous commencerons par définir le budget thermique maximal afin de ne pas dégrader les couches inférieures avant d’identifier les briques technologiques impactées lors de la fabrication d’un transistor. Nous verrons alors dans ce manuscrit qu’il sera non seulement nécessaire d’étudier de nouveaux matériaux, mais aussi de nouveaux procédés voire de nouvelles techniques de recuit. Plus particulièrement, nous évaluerons tout d’abord l’utilisation des diélectriques low-k comme espaceurs de grille permettant notamment d’améliorer les performances dynamiques des composants. Ensuite, nous présenterons différentes stratégies de préparation de surface et de croissance épitaxiale à basse température pour la réalisation des sources et drains surélevés. Enfin, nous étudierons l’impact d’un budget thermique faible ainsi que de nouvelles techniques de recuits micro-onde et laser sur les propriétés de l’empilement de grille. Nous verrons en particulier que la difficulté principale d’une intégration à bas budget thermique est l’obtention d’une bonne fiabilité des transistors. Toute cette étude nous permettra alors de proposer des solutions à l’intégration d’un transistor à un bas budget thermique compatible avec l’intégration 3D Séquentielle.

As the scaling of transistors following Moore’s law seems to slow down due to physical, technological and economical barriers, it becomes mandatory to find alternatives to cope with the increasing demand in electronics: computing and telecommunication, smart and interconnected objects, medical and biological fields… To that end, the use of the third dimension, in opposition to the planar processing of electronical devices, appears to be a promising option. Indeed, 3D integration allows…

Advisors/Committee Members: Fenouillet-Béranger, Claire (thesis director), Skotnicki, Thomas (thesis director).

▼ 

Le collage direct consiste en la mise en contact de deux surfaces suffisamment lisses et propres pour créer une adhérence entre-elles, et ce sans apport de matière à l'interface des matériaux. Ce procédé est réalisable à l'échelle industrielle et compatible avec les procédés de la microélectronique. Il trouve son principal intérêt dans la réalisation de substrats innovants. Le plus célèbre d'entre eux est le substrat SOI (pour « Silicon On Insulator »). Depuis quelques années, une nouvelle voie s'est ouverte dans le collage direct en l'élargissant au collage de couches métalliques ce qui permet de répondre à de nouvelles applications en offrant par exemple conduction électrique et dissipation thermique. Ce travail de thèse a pour objectif d'analyser le comportement du collage direct de couches métalliques et de poser les premiers éléments de modélisation. La compréhension de ces fondamentaux est indispensable pour optimiser le procédé et permettre une intégration de cette technologie dans un grand nombre de dispositifs. Dans cette étude, des procédés de collage direct de couches de tungstène et de titane ont été développés à la lumière des pré-requis établis pour le collage direct. La caractérisation physico-chimique des interfaces de collage et de leur évolution en température ont permis de mettre en évidence le rôle clé de l'oxyde métallique. Il est montré que les mécanismes de collage sont gouvernés par des phénomènes de diffusion aux joints de grains et par l'instabilité de la couche d'oxyde piégée à l'interface de collage. Par ailleurs, les propriétés mécaniques et électriques des interfaces ont été étudiées. Enfin, la compréhension du comportement des interfaces en fonction de certains paramètres conduit à quelques recommandations pour réussir l'intégration du collage direct métallique.

Direct wafer bonding refers to a process by which two mirror-polished wafers are put into contact and held together at room temperature without any additional materials. This technology is feasible at an industrial scale and compatible with the microelectronic processes. Wafer bonding finds many interests applied to innovative substrates realization. Therefore the use of direct wafer bonding is growing and extending to various materials. Since few years direct bonding involving metallic layers presents many interests as it can offer, for example, vertical electrical conduction or heat dissipation. The aim of this work is to analyze the bonding behavior and to propose a first model describing the bonding driving forces. A precise understanding of these mechanisms is essential for the optimization and the technological integration of the process in various devices. In this study, tungsten and titanium bonding processes were developed. Physical and chemical bonding interfaces characterizations have highlighted the key role of the metallic oxide. We showed that bonding mechanisms are driven by grain boundary diffusion phenomena and the interface trapped oxide layer instability. Moreover, mechanical and electrical properties were…

Advisors/Committee Members: Bréchet, Yves (thesis director).

▼ 

La densité des circuits intégrés n’a pas cessé d’augmenter depuis la découverte du transistor en 1947, à travers la réduction de la taille de leurs composants. Cependant, cette miniaturisation se heurte aujourd’hui à certaines barrières et la réduction de la longueur de grille des transistors ne permet plus à elle seule l’augmentation des performances globales des circuits intégrés. L’industrie de la microélectronique s’est donc tournée vers de nouvelles solutions d’intégrations hétérogènes visant à développer la diversification des fonctionnalités proposées par les circuits. Parmi ces solutions, l’intégration 3D consistant à empiler plusieurs puces de silicium les unes sur les autres à l’aide de « Through Silicon Vias » (TSV) apparait très prometteuse. Toutefois, de telles structures mettront du temps à atteindre leur maturité puisqu’elles requièrent l’évolution de tout l’écosystème industriel. Une solution intermédiaire en termes de maturité technologique réside dans l’utilisation de l’interposeur : un substrat aminci placé entre les puces haute densité et le « Ball Grid Array » faisant office de plateforme d’intégration permettant le placement côte à côte de puces hétérogènes ainsi que la réalisation d’une forte densité d’interconnexions. Cependant, l’ajout de l’interposeur dans le système a pour effet l’augmentation de l’impédance du réseau de distribution de puissance. L’intégration d’une capacité de découplage au sein de l’interposeur répond à cette problématique en assurant l’intégrité de l’alimentation dans des structures tridimensionnelles.L’objectif de cette thèse de doctorat consiste en l’étude de l’intégration d’un nouveau type de capacité intégrée au sein de l’interposeur silicium. Cette capacité basée sur un empilement Métal-Isolant-Métal (MIM) tridimensionnelle a pour particularité de traverser l’intégralité de l’épaisseur de l’interposeur et d’être co-intégrée avec les TSV.La première étape de l’étude de ce nouveau composant intégré a été la définition d’une architecture performante, réalisée à travers une étude de modélisation permettant l’évaluation de l’influence des nombreux paramètres géométriques et matériaux entrant en jeu. Cette étude a permis de mettre en avant les faibles valeurs d’ESR et d’ESL atteignable par la structure (de l’ordre du m et fH respectivement). Ensuite, la réalisation de la capacité a nécessité le développement de procédés de fabrication innovants permettant le dépôt d’un empilement MIM dans des matrices de vias profonds ainsi que sa co-intégration avec les TSV. Enfin, les performances du composant ont été évaluées à travers la réalisation et la caractérisation d’un démonstrateur de test ainsi qu’une campagne de simulations électromagnétiques par éléments finis. Une densité de capacité de 20 nF.mm-2 a été atteinte sur ce démonstrateur, offrant un gain d’un facteur supérieur à 6 par rapport à une structure planaire.

Integrated circuits density never stopped rising since the discovery of the transistor in 1947, through components size shrinking. However, this…

Advisors/Committee Members: Defaÿ, Emmanuel (thesis director).

▼ 

La microélectronique cherche à produire des composants toujours plus performants. Un axe d'amélioration est l'intégration de plus de fonctionnalités dans un volume toujours plus compact. L'approche planaire classiquement utilisée jusqu'à présent atteint ses limites. Une solution à ce défi technologique est l'intégration 3D permettant d'empiler verticalement plusieurs circuits. Les étapes d'assemblage sont cruciales dans ces schémas d'intégration. Parmi les différentes techniques d'assemblage, le collage direct de couches minces métalliques est une alternative très intéressante. En effet, elle offre simultanément un lien mécanique et électrique vertical entre les couches actives de composants.Les propriétés microstructurales, physiques et chimiques des couches minces métalliques déposées ont été largement rapportées dans l'état de l'art antérieur. Cependant, elles n'ont jamais été étudiées dans l'environnement particulier du collage. Le but de notre étude est d'évaluer l'impact de cet environnement sur les couches minces métalliques assemblées pendant et après le procédé d'assemblage.Le collage direct consiste en la mise en contact de surfaces lisses à température ambiante et sous atmosphère ambiant afin de créer une adhérence entre elles. Puisque le collage n'est pas réalisé sous vide, des espèces adsorbées sont piégées à l'interface et une couche d'oxyde natif limite l'obtention du contact métal-métal. L'environnement de collage nous pousse donc à considérer ces différentes espèces qui interfèrent avec le procédé de collage et l'établissement du contact électrique.Dans cette étude, nous avons assemblé différents métaux dans différentes configurations de couches minces. Ainsi, les couches d'oxyde surfaciques ont été désignées comme influentes sur le comportement en adhésion des assemblages. Dans le cas précis du collage direct Cu-Cu, la réaction de l'eau interfaciale est primordiale au renforcement de la tenue mécanique dès la température ambiante. À plus haute température, la dissolution de l'oxyde piégé et la croissance de grain verticale sont des moteurs du scellement dépendant de phénomènes diffusifs. Il est apparu que les joints de grains sont des chemins de diffusion privilégiés dont le rôle dans la microstructure est majeur. Il a également mis en évidence que les couches de métaux réfractaires ne pouvaient pas être assemblées en utilisant les mêmes forces motrices que les métaux de transition dans la gamme de température considérée. La compréhension des différents mécanismes apporte un éclairage nouveau dans l'utilisation du collage direct dans les schémas d'intégration des composants de demain.

The semiconductor industry is driven by an increasing need of computation speed and functionalities. In the development of next generation devices the integration of more functionalities in an ever smaller volume becomes paramount. So far, classical planar integration was privileged but it is currently reaching its limits. One solution to this technological challenge is to consider the 3D dimension as pathway of…

Advisors/Committee Members: Verdier, Marc (thesis director), Imbert, Bruno (thesis director).

▼ 

Les progrès technologiques de ces dernières années ont permis une très forte intégration des composants de la microélectronique à l'échelle nanométrique. Face aux limites de la miniaturisation classique, les technologies d'intégration en trois dimensions (3D) ouvrent la voie vers des dispositifs miniaturisés hétérogènes avec de nouvelles générations de puces. En parallèle, de nouveaux concepts tels que les nanofils sans jonction et les nanofils en silicium polycristallins permettent à terme d'imaginer des procédés froids et des dispositifs à faible coût permettant une intégration 3D hyperdense sur un CMOS stabilisé. La fabrication de NEMS à base de nanofils polycristallins pour la détection de masse sur CMOS est donc une nouvelle opportunité « More-Than-Moore ». Les capteurs pourraient être disposés en réseau dense en s'inspirant des architectures mémoires et imageurs. L'adressage individuel de chaque NEMS, la possibilité de les fonctionnaliser à la détection de molécules particulières, et la multiplication des capteurs sur une grande surface (« Very Large Integration » (VLSI)) permettraient la mise en œuvre d'un nouveau genre de capteur multi-physique, compact et ultrasensible. Le but de ces travaux de thèse a donc été la fabrication et l'évaluation des performances de NEMS à base de nanofils en poly-silicium. L'enjeu fut de trouver des procédés avec un budget thermique compatible à une intégration sur back-end. Une étude rigoureuse sur les propriétés physico-chimiques de la couche a été corrélée aux performances électriques, mécaniques, ainsi qu'au rendement des NEMS poly-Silicium, ce qui nous a permis de faire une sélection des meilleurs procédés de fabrication. Les NEMS fabriqués à basse température avec une couche active déposée à température ambiante et recristallisée par laser ont montré des performances, que ce soit au niveau de la transduction (piézorésistivité), ou de la stabilité du résonateur compétitives par rapports aux références monocristallines.

Recently, technological advances lead to a very large scale integration (VLSI) of microelectronics components at the nanoscale. Faced with the traditional miniaturization limits, the three dimensions (3D) integration open the door to heterogeneous miniaturized devices, with new chip generations. At the same time, new concepts such as junctionless nanowires and polycrystalline silicon nanowires allow to imagine low temperature processes and low-cost devices for a 3D integration on a stabilized CMOS. Poly-silicon nanowire based NEMS on CMOS for mass detection is a new "More-Than-Moore" opportunity. The NEMS could be arranged in a dense network like memory and image sensor architectures. The individual addressing of each NEMS, the functionalization for the detection of specific molecules within a large area (VLSI), allow the implementation of a new type of Multi-physics sensors, compact and highly sensitive. The purpose of this thesis has been the manufacturing and the performance evaluation of poly-silicon nanowire based NEMS. The challenge was to find the…

Advisors/Committee Members: Ernst, Thomas (thesis director).

▼ 

L'intégration 3DVLSI, également connue sous le nom d'intégration monolithique ou séquentielle, est présentée et évaluée dans cette thèse comme une alternative à la réduction du nœud technologique des circuits logiques CMOS. L’avantage principal de cette technologie par rapport à l'intégration parallèle 3D, déjà existante, est l'alignement précis entre les niveaux, ce qui permet des contacts 3D réduits et plus proches. Un autre avantage, extrêmement favorable à l’approche 3DVLSI, est l’amélioration du placement et du routage par rapport aux circuits planaires, notamment parce qu’elle permet des interconnexions plus courtes et qu’elle offre a un degré de liberté supplémentaire dans la direction Z pour la conception. Par exemple, les fils les plus longs dans les circuits planaires peuvent ainsi être réduits grâce aux contacts 3DCO, en diminuant les éléments parasites d'interconnexion. Il est ainsi possible d’augmenter la vitesse du circuit et de réduire la puissance électrique. Dans ce contexte, la thèse a été divisée en deux parties. La première partie traite de l’évaluation de la Consommation, des Performances et de la Surface (CPS) et donne des recommandations pour la conception des circuits 3D. La deuxième partie traite la variabilité des circuits 3D en utilisant un modèle statistique unifié, et en proposant une approche pour la variabilité des circuits multi-niveaux.

3DVLSI integration, also known as monolithic or sequential integration is presented and evaluated in this thesis as a potential contender to continue the scaling for CMOS logic circuits. The main advantage of this technology compared to the already existing 3D parallel integration is its high alignment among tiers, enabling small size and pitch with the inter-tier contacts (3DCO). Another great 3DVLSI feature is its improved capability to place and route circuits, compared to the planar approach: the interconnections can be shorter as the design has an additional degree of freedom in the Z direction. For instance, long wires in planar circuits can cut thanks to 3DCO contacts, lowering the interconnection parasitic elements and speeding up the circuit as well as reducing the power. In this framework, the thesis has been divided into two parts: the first part is dedicated to the evaluation of Performance, Power and Area (PPA) of 3D circuits and gives design guidelines. The second part treats the variability in 3D circuits by using a 3D unified statistical model and propose an approach for the multi-tier variability.

Advisors/Committee Members: Fesquet, Laurent (thesis director).

▼ This research proposes and demonstrate 1) a new compliant interconnect that can provide cost-effective and simple fabrication process and allow high-degree of freedom in design and 2) advanced heterogeneous multi-die integration platform enabled by the new compliant interconnect. Interconnects play a critical role in virtually all microelectronic applications. They are key in influencing microsystem form factor, electrical performance, power consumption, and signal integrity. Of particular importance are first-level interconnects, which are used to electrically interconnect and mechanically bond a die to a package substrate. The density, electrical attributes, and mechanical properties of first-level interconnects impact the overall mechanical integrity, signaling bandwidth density, and power supply noise of microsystems. While solder bumps have become a key technology for first-level interconnects, the technology unfortunately leaves a number of attributes desired in modern microsystems. Compliant interconnects can circumvent many of the challenges in solder bumps as they can compensate for surface non-uniformity on the attaching substrate and CTE mismatch induced warpage and provide non-permanent contact. To this end, novel compliant interconnects for emerging electronic devices and new heterogeneous multi-die integration platform enabled by the compliant interconnects are explored. Advisors/Committee Members: Bakir, Muhannad S. (advisor), Brand, Oliver (committee member), Krishna, Tushar (committee member), Cardoso, Adilson (committee member), Sitaraman, Suresh (committee member).

▼ As nanometer Very Large Scale Integration (VLSI) demands more transistor density to fabricate multi-cores and memory blocks in a limited die size, many researches have been performed to keep Moore's Low in two different ways: 2D geometric shrinking and 3D vertical wafer stacking. For the geometric shrinking, nano patterning with 193nm lithography equipment is one of the most fundamental challenges beyond 22nm while the next-generation lithography, such as Extreme Ultra-Violet (EUV) lithography still faces tremendous challenges for volume production in the near future. As a practical solution, Double Patterning Lithography (DPL) has become a leading candidate for sub-20nm lithography process. Another approach for multi-core integration is 3D wafer stacking with Through Silicon Via (TSV). Computer-Aided-Design (CAD) approaches to enable robust DPL and TSV technology are the main focus of this dissertation. DPL poses new challenges for overlay and layout decomposition. Therefore, overlay induced variation modeling and efficient decomposition for better manufacturability are in great demand. Since the variation of metal space caused by overlay results in coupling capacitance variation, we first model metal spacing variation with individual overlay sources. Then, all overlay sources are considered to determine the worst timing with coupling capacitance variation. Non-parallel pattern caused by overlay is converted to parallel one with equivalent spacing having the same delay to be applicable of a traditional RC extraction flow. Our experiments show that the delay variation due to overlay in DPL can be up to 9.1%, and well decomposed layout can reduce the variability. For DPL layout decomposition, we propose a multi-objective and flexible framework for stitch minimization, balanced density, and overlay compensation, simultaneously. We use a graph theoretic algorithm for minimum stitch insertion and balanced density. Additional decomposition constraints for overlay compensation are obtained by Integer Linear Programming (ILP). Robust contact decomposition can be obtained with additional constraints. With these constraints, global decomposition is performed using a modified Fiduccia-Mattheyses (FM) graph partitioning algorithm. Experimental results show that the proposed framework is highly scalable and fast: we can decompose all 15 benchmark circuits in five minutes in a density balanced fashion, while an ILP-based approach can finish only the smallest five circuits. In addition, we can remove more than 95% of the timing variation induced by overlay for tested structures. Three-dimensional integration has new manufacturing and design challenges such as device variation due to TSV induced stress and timing corner mismatch between different stacked dies. Since TSV fill material and silicon have different Coefficients of Thermal Expansion (CTE), TSV causes silicon deformation due to different temperatures at chip manufacturing and operating. Therefore, the systematic variation due to TSV induced stress should be… Advisors/Committee Members: Pan, David Z. (advisor), Abraham, Jacob (committee member), Orshansky, Michael (committee member), Liu, Frank (committee member), Touba, Nur (committee member).

▼ Increasing hydrocarbon reserves by finding new resources in frontier areas and improving recovery in the mature fields, to meet the high energy demands, is very challenging for the oil industry. Reservoir characterization and heterogeneity studies play an important role in better understanding reservoir performance to meet this industry goal. This study was conducted on the Boonsville Bend Conglomerate reservoir system located in the Fort Worth Basin in central-north Texas. The primary reservoir is characterized as highly heterogeneous conglomeratic sandstone. To find more potential and optimize the field exploitation, it’s critical to better understand the reservoir connectivity and heterogeneity. The goal of this multidisciplinary study was to quantify the permeability heterogeneity of the target reservoir by integrating core, well log and 3D seismic data. A set of permeability coefficients, variation coefficient, dart coefficient, and contrast coefficient, was defined in this study to quantitatively identify the reservoir heterogeneity levels, which can be used to characterize the intra-bed and inter-bed heterogeneity. Post-stack seismic inversion was conducted to produce the key attribute, acoustic impedance, for the calibration of log properties with seismic. The inverted acoustic impedance was then used to derive the porosity volume in Emerge (the module from Hampson Russell) by means of single and multiple attributes transforms and neural network. Establishment of the correlation between permeability and porosity is critical for the permeability conversion, which was achieved by using the porosity and permeability pairs measured from four cores. Permeability volume was then converted by applying this correlation. Finally, the three heterogeneity coefficients were applied to the permeability volume to quantitatively identify the target reservoir heterogeneity. It proves that the target interval is highly heterogeneous both vertically and laterally. The heterogeneity distribution was obtained, which can help optimize the field exploitation or infill drilling designs. Advisors/Committee Members: Sun, Yuefeng (advisor), Pope, Michael (committee member), Ayers, Walter (committee member).

▼ More transistors are integrated within the same footprint area as the technology node shrinks to deliver higher performance. However, this is accompanied by higher power density that usually exceeds the coping capability of inexpensive cooling techniques. This Power Wall prevents the chip from running at full speed with all the devices powered-on. Another major bottleneck in chip design is the imbalance between the processor clock rate and memory access speed. This Memory Wall keeps the processor from fully utilizing its compute power. To address both the Power and Memory Walls, we propose several approaches and architectures. To tackle the Memory Wall, we develop an efficient memory interface for monolithic 3D-stacked non-volatile RAMs (NVRAMs). It takes advantage of the tremendous bandwidth made available by monolithic inter-tier vias (MIVs) to implement an on-chip memory bus in order to hide the latency of large data transfers. To tackle the Power Wall, we add a fine-grain dynamically reconfigurable (FDR) field- programmable gate array (FPGA) in our monolithic 3D architecture. It uses the concept of temporal logic folding to localize on-chip communication. We show that the architecture reduces both power and energy significantly at a better performance for both memory- and compute-intensive applications. The second problem targeted in this work is to develop energy-efficient architectures for convolutional neural networks (CNNs). CNNs have been shown to outperform conventional machine-learning algorithms across a wide range of applications, e.g., object detection, image classification, image segmentation, etc. However, the high computational complexity of CNNs often necessitates extremely fast and efficient hardware. The problem is getting worse as the size of neural networks grows exponentially. As a result, customized hardware accelerators have been developed to accelerate CNN processing without sacrificing model accuracy. However, previous accelerator design studies have not fully considered the characteristics of the target applications, which may lead to sub-optimal architecture designs. On the other hand, new CNN models have been developed for better accuracy, but their compatibility with the underlying hardware accelerator is overlooked most of the time. We propose an application-driven framework for architectural design space exploration of CNN accelerators. This framework is based on a hardware analytical model for individual CNN operations. It models the accelerator design task as a multi-dimensional optimization problem. We demonstrate that it can be efficaciously used in application-driven accelerator architecture design. In addition, it is capable of improving neural network models to best fit the underlying hardware resources. Most existing CNN accelerators focus on exploring various dataflow styles and computational parallelism designs. However, potential performance improvement from the sparsity (in activations and weights) is still underdeveloped. The amount of… Advisors/Committee Members: Jha, Niraj K (advisor).

▼ The Internet of Things (IoT) revolution has brought along with it billions of always on, always connected devices and sensors, associated with which are huge amounts of data that must be transmitted to an off-chip host for classification. However, sending these large volumes of unprocessed data incurs large latency and energy penalties which impairs the energy efficiency of resource constrained IoT systems. Moving computations to the sensor offers the potential to improve performance and energy efficiency of the end application. The objective of the presented research is to explore sensor integrated computing which allows the deployment of smart sensors capable of performing computations in-field. Initially, we introduce the design of a 3D-stacked image sensor with integrated deep learning, which uses the advantages of 3D integration to increase sensor fill factor, simplify routing, increase parallelism, and enhance memory capacity. Through an exploration of the design space we investigate how the system architecture and resource constraints can dictate system metrics such as the optimum energy efficiency configuration and accuracy-throughput tradeoffs. Next, we examine technology based solutions to further enhance system performance through the use of 3D stacked digital sensors with in-pixel ADCs, and explore how emerging device based processing-in-memory neural accelerators can offer superior energy efficiency. Furthermore, the various circuit issues involved with the design of these sensor based systems are investigated through the discussion of post-silicon results from an image sensor SOC with integrated energy harvesting. The dissertation concludes with a discussion on how energy harvesting sensors can be used to achieve energy neutral self-powered systems capable of operating solely with harvested energy. Advisors/Committee Members: Mukhopadhyay, Saibal (advisor), Yalamanchili, Sudhakar (committee member), Khan, Asif (committee member), Krishna, Tushar (committee member), Kohl, Paul (committee member).

▼ The advent of smart and wearable systems along with their Internet of Things (IoT) applications are driving unparalleled product miniaturization and multifunctional integration with computing, wireless communications, wireless healthcare, security, banking, entertainment, and navigation and others. This evolution is primarily enabled by the integration of multiple technologies such as RF, analog, digital, MEMS, sensors and optics in the same system. Integration of these heterogeneous technologies creates a new need for multiple power supply rails to provide device-specific voltage and current levels. Hence, multiple power converters, each requiring several passive components, are used to create stable power-supplies. However, state-of-art power supplies employ SMD passives that are relatively large, forcing these modules to be placed on the board far from the active IC. This leads to significantly sub-par frequency performance and poses a challenge for ultra-miniaturized and reliable power supplies. Hence, novel packaging technologies that can improve miniaturization, electrical performance and reliability at a relatively low-cost are required to address these challenges. Georgia Tech-PRC proposes 3D integration of passives and actives (3D IPAC) as doubleside thin components on ultra-thin glass substrates with through-package-vias (TPVs) to meet these requirements. This thesis focuses on a comprehensive methodology to demonstrate a 3D IPAC power module, starting with modeling, design, fabrication and characterization to validate 3D integrated ultra-thin inductors and capacitors in ultra-thin substrates. Another key focus of this thesis is to advance building block technologies such as thinfilm inductors and capacitors to achieve the target properties for 3D IPAC integration. As a first building block technology, advanced capacitor technologies were explored with high-k thinfilm barium strontium titanate dielectrics and lanthanum nickel oxide electrodes as an alternative to Cu, Ni and Pt electrodes for improved performance and cost. The BST capacitors with LNO electrodes resulted in a capacitance density of 20-30 nF/cm2 with leakage as low as nA/nF up to 3 V. A glass-compatible process was developed with crystallization temperatures less than 650 C. These capacitors with thinfilm electrodes and dielectrics can be integrated into ultra-thin interposers and packages. This can help improve the capacitor performance up to the GHz range. As a next build block, Si-nanowires were studied as high surface area electrodes for high-density capacitors. Analytical modeling was performed to understand the length of the nanowires based on the catalyst size. This modeling study was then extended to understand the cut-off frequency of the capacitors based on the RC time constant. The wires were fabricated using both chemical vapor deposition (CVD) and wet-etch processes. However, it was noticed that the wet-etch process provided more control on the geometry, density and orientation of the nanowires. Si-oxide was thermally grown… Advisors/Committee Members: Tummala, Rao (advisor), Brand, Oliver (committee member), Liu, Meilin (committee member), Raj, P. Markondeya (committee member), Rohatgi, Ajeet (committee member), Stepniak, Frank (committee member).

▼ 3D-printer manufacturers, the business model they uses as well as the industry structure are in general severely understudied, especially when comparing to the overall interest shown in 3D-printers lately. Previous research has shown, and emphasized, the importance of considering business model innovation together with eco-system development to understand the drivers for business model innovation. This study aims to investigate the change in business models for 3D-printer manufacturers when the 3D-printer becomes increasingly used for mass-production instead of prototyping. During this study I have been embedded in a 3D-printer manufacturer in the greater Boston area to understand the internal discussion within this company which aims to launch a 3D-printer for mass-production. For understanding the general 3D-printer manufacturer I have also drawn on experts advising the company I was embedded within. I have also used secondary sources to understand the industry. The result shows that there are three components of business models in this industry; the 3D-printer, the materials, and services provided. The main difference for companies with a 3D-printer aimed for mass-production compared to those which has a 3Dprinter mostly aimed for prototyping is the approach towards materials. For the materials the industry is moving towards becoming less vertical integrated where a greater emphasis is made on outside partners to produce the material used in a 3D-printer. This vertical disintegration is then affecting the business models. Therefore, I conclude that there is strong evidence for the interactive relationship between business model innovation, vertical disintegration, and eco-system development.

▼ This dissertation proposes an approach for 3D micro-scale shape reconstruction using photometric stereo (PS) with surface normal integration (SNI). Based on the proposed approach, a portable cost-effective stationary system is developed to capture 3D shapes in the order of micrometer scale. The PS with SNI technique is adopted to reconstruct 3D microtopology since this technique is highlighted for its capability to reproduce fine surface details at pixel resolution. Furthermore, since the primary hardware components are merely a camera and several typical LEDs, the system based on PS with SNI can be made portable at low cost. The principal contributions are three folds. First, a PS method based on dichromatic reflectance model (DRM) using color input images is proposed to generalize PS applicable to a wider range of surfaces with non-Lambertian reflectances. The proposed method not only estimates surface orientations from diffuse reflection but also exploits information from specularities owing to the proposed diffuse-specular separation algorithm. Using the proposed PS method, material-dependent features can be simultaneously extracted in addition to surface orientations, which offers much richer information in understanding the 3D scene and poses more potential functionalities, such as specular removal, intrinsic image decomposition, digital relighting, material-based segmentation, material transfer and material classification. The second contribution is the development of an SNI method dealing with perspective distortion. The proposed SNI is performed on the image plane instead of on the target surface as did by orthographic SNI owing to the newly derived representation of surface normals. The motivation behind the representation is from the observation that spatially uniform image points are simpler for integration than the non-uniform distribution of surface points under perspective projection. The new representation is then manipulated to the so-called log gradient space in analogy to the gradient space in orthographic SNI. With this analogy, the proposed method can inherit most past algorithms developed for orthographic SNI. By applying the proposed SNI, perspective distortion can be efficiently tackled with for smooth surfaces. In addition, the method is PS-independent, which can keep the image irradiance equation in a simple form during PS. The third contribution is the design and calibration of a 3D micro-scale shape reconstruction system using the derived PS and SNI methods. This system is originally designed for on-site measurement of pavement microtexture, while its applicability can be generalized to a wider range of surfaces. Optimal illumination was investigated in theory and through numerical simulations. Five different calibrations regarding various aspects of the system were either newly proposed or modified from existing methods. The performances of these calibrations were individually evaluated. Efficacy of the developed system was finally demonstrated through comprehensive… Advisors/Committee Members: Furukawa, Tomonari (committeechair), Taheri, Saied (committee member), Ahmadian, Mehdi (committee member), Abbott, Amos L. (committee member), Kurdila, Andrew J. (committee member).

▼ FinFETs have replaced planar CMOS at and beyond the 22 nm node because of their superior short-channel behavior. Despite their significant advantages in electrostatics, FinFETs suffer from increased fringe capacitance because of the non-planar geometry. Parasitic capacitances affect the performance of numerous timing-critical circuits, such as voltage-controlled oscillator (VCO), content-adderessable memories (CAMs), and static random-access memories (SRAMs). Hence, accurate extraction of parasitic capacitances in FinFET and ultra-scaled CMOS circuits is an extremely important step in post-layout VLSI design flows and yet remains a very challenging task. Recently, technology computer-aided design (TCAD)-assisted automation in structure synthesis followed by a transport analysis-based capacitance extraction approach has shown a lot of potential in terms of accuracy and computational efficiency. However, extending TCAD from the circuit level to the array level still poses a major computational challenge. In the first three chapters of the thesis, we attempt to address this challenge, also known as the many-device TCAD barrier challenge. In the first work in this category, we present design possibilities of FinFET-based CAMs, aided by an accurate TCAD-assisted capacitance extraction methodology. For the first time, we explore the design space of FinFET CAMs and propose two capacitance-sensitive orthogonal layout styles for FinFET-based CAM design. In the second work in this category, we extend and validate the TCAD-assisted capacitance extraction methodology to extract parasitic capacitances that affect the oscillation frequency of a 10 GHz VCO. In the third work in this category, we extend the TCAD-assisted capacitance extraction framework to SRAM and logic arrays, proposing three methods to speed up capacitance extraction by partitioning the layout into several fragments. The second emphasis of this thesis is on emerging monolithic 3D integration technology and its applicability to FinFET SRAM design. Unlike the conventional through-silicon-via (TSV)-based 3D integration methods, monolithic 3D integration enables higher density of transistors owing to the much smaller monolithic inter-tier vias (MIVs). For the first time, we explore the design possibilities for several FinFET-based ultra-high density monolithic 3D 6T and 8T SRAMs, taking detailed process variations into account. We propose a new 8T 3D FinFET SRAM bitcell that shows significant improvements in read stability and silicon footprint area without affecting writeability, when compared with the conventional 2D 6T SRAM bitcell. The third and final research direction of the thesis focuses on networks-on-chip (NoCs). NoC is a type of communication architecture that addresses the scalability problems of standard bus-based communication by distributing the communication resources among the communicating components. Traditionally, analytical performance… Advisors/Committee Members: Jha, Niraj K (advisor).

▼ Electronic devices today are an integral part of human life thanks to state-of-the- art complementary metal oxide semiconductor (CMOS) technology. The progress in this area can be attributed to miniaturization driven by Moore’s Law. Further advancements in electronics are under threat from physical limits in dimensional scaling and hence new roadmaps for alternative materials and technologies are chased. Furthermore, the current era of Internet of things (IoT) and Internet of everything (IoE) has broaden the horizon to a plethora of unprecedented applications. The most prominent emerging fields are flexible and stretchable electronics. There has been significant progress in developments of flexible sensors, transistors, and alternative materials, etc. Nonetheless, there remains the unaddressed challenges of matching performance of the status-quo, packaging, interconnects, and lack of pragmatic integration schemes to readily complement existing state-of-the-art technology. In this thesis, a pragmatic heterogeneous integration strategy is presented to obtain high-performance 3D electronic systems using existing CMOS based integrated circuit (IC). Critical challenges addressed during the process are: reliable flexible interconnects, maximum area efficiency, soft-polymeric packaging, and heterogeneous integration compatible with current CMOS technology. First, a modular LEGO approach presents a novel method to obtain flexible electronics in a lock-and-key plug and play manner with reliable interconnects. A process of converting standard rigid IC into flexible LEGO without any performance degradation with a high-yield is shown. For the majority of healthcare and other monitoring applications in IoT, sensory array is used for continuous monitoring and spatiotemporal mapping activities. Here we present ultra-high-density sensory solution (1 million sensors) as an epitome of density and address each of the associated challenges. A generic heterogeneous integration scheme has been presented to obtain physically flexible standalone electronic system using 3D-coin architecture. This 3D-coin architecture hosts sensors on one side, readout circuit and data processing units embedded in the polymer, and the other side is reserved for antenna and energy harvester (photovoltaic). This thin platform (~ 300 μm) has achieved bending radius of 1 mm while maintaining reliable electrical interconnection using through-polymer-via (TPV) and soft-polymeric encapsulation. This coin integration scheme is compatible with existing CMOS technology and suitable for large scale manufacturing. Lastly, a featherlight non-invasive ‘Marine-Skin’ platform to monitor deep-ocean monitoring is presented using the heterogeneous integration scheme. Electrical and mechanical characterization has been done to establish reliability, integrity, robustness, and ruggedness of the processes, sensors, and multisensory flexible system. Advisors/Committee Members: Hussain, Muhammad Mustafa (advisor), Eltawil, Ahmed (committee member), Duarte, Carlos M. (committee member), Ma, Zhenqiang (Jack) (committee member).

▼ 

Diante da crescente complexidade dos grandes centros urbanos causada pelo aumento populacional e pela natureza dinâmica das cidades, seus administradores buscam otimizar os serviços e infraestruturas em termos de escalabilidade, ambiente e segurança para que sejam adaptados à demanda, fazendo com que suas cidades sejam, cada vez mais, inteligentes. Dessa forma, técnicas eficientes que possam auxiliar os administradores desses novos centros modernos na geração, gerência, manutenção e controle da infraestrutura física e de dados associada a todos os componentes das cidades inteligentes têm especial importância. Além disso, a adoção de modelos que estejam alinhados com a iniciativa global de dados abertos governamentais é tida como boa prática, para que os dados gerados e disponibilizados sejam amigáveis, reutilizáveis e redistribuíveis. Como ponto de interseção entre a infraestrutura física e de dados, os modelos 3D de cidades vêm tendo um papel cada vez mais importante na rotina diária das pessoas, sendo elemento fundamental para diversas aplicações. Como possível solução de modelo 3D que cubra tanto aspectos semânticos como geométricos das feições, existe o CityGML, modelo comum de informação semântica para representação de objetos urbanos em 3D. Tal modelo vem sendo adotado mundialmente e diversas cidades, em alinhamento com a iniciativa de dados abertos governamentais, disponibilizam seus modelos nesse padrão para compartilhamento. Tendo em vista que muitas cidades não possuem uma base de dados baseada em CityGML, mas possuem dados cadastrais em 2D e dados de altimetria, o presente trabalho traz uma abordagem de integração de dados abertos na geração semiautomática de modelos 3D baseados em CityGML, complementando informações semânticas sobre as instâncias com a associação com a base de dados do OpenStreetMaps. A abordagem é implementada em um estudo de caso utilizando dados disponibilizados pela Prefeitura Municipal de Porto Alegre-RS. O modelo gerado em CityGML passa por validações semânticas, geométricas e em nível de esquema, comprovando a exequibilidade da abordagem proposta. O framework disponibilizado pode ser empregado em um contexto geral, necessitando pequenas adaptações de acordo com os insumos utilizados.

Facing the increasing complexity of large urban centers caused by population growth and the dynamic nature of cities, their administrators seek to optimize services and infrastructures in terms of scalability, environment and security so that they are adapted to demand, making their cities smarter. Thus, efficient techniques that can assist the administrators of these new modern centers in the generation, management, maintenance and control of the physical and data infrastructure associated with all components of smart cities should be of particular importance. In addition, the adoption of models that are aligned with the global government open data initiative is considered good practice, so that the data generated and made available can be friendly, reusable and redistributable As a point of…

Advisors/Committee Members: Oliveira, Jose Palazzo Moreira de.

▼ 

Cette thèse s'inscrit dans le contexte de l'intégration tridimensionnelle des dispositifs électroniques. Parmi les différentes techniques permettant d'assembler à la fois mécaniquement et électriquement les puces empilées, le collage direct de surfaces mixtes Cu-SiO2 représente l'option la plus prometteuse à ce jour. En effet, cette méthode permet d'atteindre la densité d'interconnexions de 106/cm² visée par l'industrie, tout en offrant une faible résistivité de contact et une excellente fiabilité. L'objectif de ce travail est de démontrer la compatibilité du procédé de collage direct hybride Cu-SiO2 avec des intégrations et des architectures proches de circuits réels. Dans ce but, des véhicules de tests intégrant des structures de cuivre à deux et quatre niveaux d'interconnexions ont été conçus spécifiquement. De plus, des simulations par éléments finis du procédé collage direct ont été développées au sein du logiciel Abaqus. Dans un premier temps, le procédé de collage direct puce-à-plaque en 200 et 300 mm est validé. Des caractérisations morphologiques et électriques montrent que cette méthode d'assemblage ne dégrade pas l'intégrité et les performances de structures de tests à deux niveaux par rapport à une intégration plaque-à-plaque. Par ailleurs, des tests de cyclage thermique confirment l'excellente robustesse mécanique des empilements. La deuxième partie de cette thèse s'intéresse à la caractérisation de la morphologie, des performances électriques et de la fiabilité de structures de tests à quatre niveaux d'interconnexions. Dans ce cas, l'architecture plaque-à-plaque en 200 mm des véhicules de tests se veut proche d'une intégration industrielle. Les diverses observations par microscopie électronique à balayage et en transmission indiquent une excellente qualité de collage des interfaces Cu/Cu et SiO2/SiO2. Par ailleurs, les mécanismes de formation des cavités nanométriques à l'interface Cu/Cu et le phénomène de diffusion du cuivre dans la silice sont investigués. Les caractérisations électriques révèlent des rendements de fonctionnement supérieurs à 95 % ainsi que des écarts types inférieurs à 3 % après recuit à 200 ou 400 °C. Enfin, les études de fiabilité incluant des tests de stockage en chaleur humide, de cyclage thermique, de stockage en température et d'électromigration attestent de la résistance à la corrosion et de la robustesse mécanique de cette intégration. Pour finir, les simulations par éléments finis indiquent que les interactions cohésives à l'interface de collage, combinées à la dilatation thermique du cuivre pendant le recuit, assistent significativement le processus de collage de surfaces de cuivre incurvées par sur-polissage. En outre, la déformation plastique macroscopique du cuivre semble avoir un effet néfaste sur le processus de scellement en freinant la propagation de l'onde de collage.

The context of this work is the three-dimensional integration of electronic devices. Among the various techniques allowing to assemble both mechanically and electrically stacked chips, the direct…

Advisors/Committee Members: Estevez, Rafaël (thesis director), Parry, Guillaume (thesis director).

▼ 

Les travaux de cette thèse s'intéressent aux problèmes de performance et de coût des architectures MPSoC à base de NoC, en tirant parti des possibilités offertes par les technologies d'intégration 3D. Plusieurs contributions originales sont proposées. Tout d'abord, une étude approfondie à propos des différentes granularités de partitionnement au sein des circuits 3D est réalisée. En se basant sur cette analyse, ce travail de thèse est orienté aux architectures 3D partitionnées au niveau des blocs macroscopiques. Ainsi, la contribution de l'intégration 3D est limitée aux interconnexions verticales inter-blocs. Afin d'améliorer les performances de ces interconnexions, une topologie hiérarchique de NoC est proposée pour diminuer la latence et augmenter le débit des communications au sein des architectures 3D partitionnées au niveau des macro-blocs. D'autre part, un modèle au niveau du système est présenté pour évaluer et comparer les coûts des différentes options technologiques de l'intégration 3D. Partant de cette évaluation, nous proposons une architecture multiprocesseur reconfigurable empilable pour les applications de télécommunication 4G, en tenant compte des problèmes de coût.

This PhD research is intended to deal with cost and performance issues of NoC-based MPSoC architectures by taking advantage of the opportunities offered by 3D integration technologies. Several original contributions are proposed. First, a deep investigation of the different partitioning granularities within 3D circuits is performed. Based on this analysis, this PhD work is oriented to focus on core-level partitioned 3D architectures, and then to restrict the contribution of 3D stacking to the global inter-block vertical interconnections. To enhance the performance of global interconnect architectures, a hierarchical NoC topology is proposed to improve communication latency and throughput within core-partitioned 3D architectures. On the other hand, a system-level cost analysis model is presented to assess and compare several 3D integration technology options. Based on this evaluation, we propose a cost-aware stackable reconfigurable multiprocessor NoC-based architecture to address the requirement of 4G telecom applications.

Advisors/Committee Members: Jerraya, Ahmed Amine (thesis director).

▼ 

O projeto “À Descoberta das Ilhas” surge das lacunas de atenção e motivação por parte das crianças na realização de exercícios na terapia ocupacional, aliadas a uma subjetividade na análise do seu progresso. Direcionado para crianças com dificuldades de integração bilateral motora, com idades compreendidas entre os cinco e nove anos, este projeto tem como base um jogo 3D para as plataformas Windows, Mac OS X e Linux, controlado com os movimentos dos membros superiores através do dispositivo Leap Motion. Através do controlo de um avião, a criança descobre várias ilhas e desbloqueia componentes do mesmo, alcançando os diversos bónus e checkpoints ao longo de cada percurso. Ao terapeuta são apresentados gráficos com dados obtidos pelo dispositivo aquando do momento lúdico da criança que permitem acompanhar a sua evolução a cada nível. O sucesso no cumprimento dos objetivos do projeto permitiu confirmar a utilidade da aplicação na intervenção e avaliação do público-alvo.

The project “À Descoberta das Ilhas” comes from the lack of attention and motivation in children when preforming the traditional exercises in occupational therapy sessions, furthermore, the analysis of their progress is based on subjectivity. Aimed at the children with bilateral motor integration difficulties, aged between five and nine years, this project is based on a 3D game for Windows, Mac OS X and Linux platforms, that is controlled by the upper limb’s movements through the Leap Motion device. By controlling a plain, the child is able to discover several islands and unlock plain’s components, achieving bonus and several checkpoints along each journey. Graphs with data obtained by the device are then presented to the therapist enabling him monitoring and evaluation the child’s performance. The success in meeting the objectives of the project confirmed the usefulness of the application in the assessment and intervention of the target audience.

Advisors/Committee Members: Escudeiro, Paula.

▼ 

L'intégration 3D, mode de conception par empilement des puces, vise à la fois la densification des systèmes et la diversification des fonctions. La réduction des dimensions des interconnexions 3D et l'augmentation de la densité de courant accroissent les risques liés à l'électromigration. Une connaissance précise de ce phénomène est requise pour développer un modèle numérique prédictif de la défaillance et ainsi anticiper les difficultés dès le stade de la conception des technologies. Une méthode inédite d'observation in operando dans un MEB de l'endommagement par électromigration des interconnexions 3D est conçue. La structure d'étude avec des vias traversant le silicium (TSV) « haute densité » est testée à 350 °C avec une densité de courant injectée de l'ordre de 1 MA/cm², et simultanément caractérisée. La réalisation régulière de micrographies informe sur la nucléation des cavités, forcée dans la ligne de cuivre au-dessus des TSV, et sur le scénario de leur évolution. La formation d'ilots et la guérison des cavités sont également observées au cours des essais (quelques dizaines à centaines d'heures). Une relation claire est établie entre l'évolution des cavités et celle de la résistance électrique du dispositif. Les différents essais, complétés par des analyses post-mortem (FIB-SEM, EBSD, MET) démontrent l'impact de la microstructure sur le mécanisme de déplétion. Les joints de grains sont des lieux préférentiels de nucléation et influencent l'évolution des cavités. Un effet probable de la taille des grains et de leur orientation cristalline est également révélé. Enfin, l'étude se consacre à l'implémentation d'un modèle multiphysique dans un code éléments finis de la phase de nucléation des cavités. Ce modèle est constitué des principaux termes de gestion de la migration.

3D integration, conception mode of chips stacking, aims at both systems densification and functions diversification. The downsizing of 3D interconnects dimensions and the increase of current density rise the hazard related to electromigration. An accurate knowledge of the phenomenon is required to develop a predictive modeling of the failure in order to anticipate the difficulties as soon as the stage of technologies conception. Thus, a hitherto unseen SEM in operando observation method is devised. The test structure with “high density” through silicon vias (TSV) is tested at 350 °C with an injected current density of about 1 MA/cm², and simultaneously characterized. Regular shots of micrographs inform about the voids nucleation, forced in copper lines above the TSV, and about the scenario of their evolution. Islets formation and voids curing are also observed during the tens to hundreds hours of tests. A clear relation is established between voids evolution and the one of the electrical resistance. The different tests, completed by post-mortem analyses (FIB-SEM, EBSD, TEM), demonstrate the impact of microstructure on the depletion mechanism. Grains boundaries are preferential voids nucleation sites and influence the voids evolution. A…

Advisors/Committee Members: Montmitonnet, Pierre (thesis director), Inal, Karim (thesis director).

▼ 

Les technologies d'empilement vertical de circuits intégrés, plus connues sous le terme « intégration 3D », ont connu un développement important durant les six dernières années, dans l'optique de proposer une alternative aux approches bidimensionnelles traditionnelles comme les Systems on Chip (SoC). Cette nouvelle architecture a été adaptée au domaine du packaging des circuits intégrés à travers le packaging en 3D réalisé à l'échelle de la plaque ou 3D-WLP pour 3D-Wafer Level Packaging. L'intégration 3D-WLP permet une diminution des tailles des dispositifs finaux, une augmentation de la densité des interconnexions ainsi qu'une réduction des coûts de fabrication. La maîtrise de la réalisation des via traversant, ou TSV pour Through Silicon Via, est une étape clé qui permet d'assurer une connexion électrique entre les différents niveaux empilés. On s'intéresse dans ces travaux de thèse au TSV dans son approche via-last, c'est-à-dire fabriqué en face arrière du dispositif, après les transistors et les niveaux de métallisation de la face avant, et plus particulièrement à l'étape de passivation organique des TSV. En effet, ce via traversant est d'un diamètre trop important pour être complètement rempli avec sa métallisation en cuivre. L'étude concerne donc une solution incluant un remplissage en polymère afin d'améliorer la solution existante en termes de fiabilité et de compatibilité avec des empilements verticaux supplémentaires.

3D integration technologies for integrated circuits have been widely developed during the six last years in order to propose an alternative to bi-dimensional approaches such as the Systems on Chip (SoC). This new architecture is also used for integrated circuits packaging through 3D-Wafer Level Packaging (3D-WLP). Thus, vertical stacking allows smaller package footprint, higher interconnection density and lower fabrication costs. Through silicon via (TSV) is a key technology that insures vertical electrical interconnection between the stacked levels. This thesis deals with the via-last approach which consists in realizing the TSV at the back-side of the wafer, after the Front End Of the Line (FEOL) and the Back End Of the Line (BEOL), both located at the front-side. During the metallization steps, only a copper liner is electroplated in the TSV since its diameter is too large to achieve a complete metal filling. This study focuses on the TSV polymer insulation step and more specifically, a solution including a TSV polymer filling in order to improve the existing configuration in terms of reliability and compatibility with further 3D stacking.

Advisors/Committee Members: Thomas, Olivier (thesis director).

▼ 

Lors de l'assemblage de wafers par adhésion moléculaire, un mince film d'air est piégé entre les deux wafers, créant ainsi un système fluide/structure couplé.La qualité finale de l'assemblage dépend fortement de la dynamique de ce système.L'initiation et la propagation du collage ont été étudiées, en régime transitoire, en utilisant un modèle de plaques minces couplée avec l'équation de Reynolds. La résolution numérique de l'équation, ainsi que la mesure optique du déplacement vertical de la plaquette durant le collage, nous a permis de valider le modèle et de mieux comprendre la dynamique du collage.Dans la continuité de cette étude, nous avons proposé une expression analytique de la courbure finale de l'assemblage en fonction des forces en jeu pendant le collage, ceci en utilisant à nouveau la théorie des plaques minces et en considérant l'exitence d'un saut de déformation transverse le long de l'interface collée.Ce modèle a été validé par une expérience, impliquant le collage de wafers d'épaisseur différentes et en prenant soin de contrôler l'ensemble des forces agissant sur ces wafers. Nous observons une influence importante du film d'air sur la forme finale des wafers.En complément, un modèle du travail d'adhésion a été développé prenant en compte, à la fois, la rugosité d'interface et la quantité d'eau adsorbée. La différence de répartition de l'eau à l'interface de collage, nous permet d'expliquer les résultats expérimentaux montrant des valeurs d'énergie de séparation supérieure à celle de l'adhésion.Enfin, nous proposons une nouvelle méthode de mesure du travail d'adhésion pour la géométrie entière des wafers, utilisant la mesure de la taille d'une bulle cylindrique intentionnellement créée, par un petit objet, à l'interface de collage.

The direct wafer bonding process involves a coupled physical system, formed by the elastic deformation of the wafers and a thin layer of fluid trapped in-between the two wafers.Dynamics of the system during the contacting step has many practical consequences on the quality of the assembled stack.A model for the bonding dynamics is formulated using the thin plate theory and the Reynolds equation. The transient equation is solved numerically, allowing to study both the initiation and the propagation of the bonding. The model is supported by the measurement of the vertical movement of the wafer during the bonding, using an original setup involving optical sensors.Subsequently, an analytical model for the final curvature of the bonded stack is derived, as a function of the different load components acting on the wafers during the bonding, using the thin plate theory and by considering a transverse strain discontinuity locked at the bonding interface.Experimental validation is performing using two different wafer thicknesses. The measured bonded wafer profiles are well described by the model.In addition, a model for the work of adhesion is developed, taking into account both the interface roughness and the amount of adsorbed water.The interface energy controlling the adhesion…

Advisors/Committee Members: Bréchet, Yves (thesis director).